Bài giảng Kiến trúc máy tính: Chương 3 - Trần Sơn Hải

Bài giảng "Kiến trúc máy tính - Chương 3: Những mạch logic số cơ bản" trình bày các nội dung: Mạch kết hợp (Combinational circuit), mạch giải mã và mã hóa, mạch tuần tự. Hi vọng đây sẽ là một tài liệu hữu ích dành cho các bạn sinh viên chuyên ngành Công nghệ thông tin dùng làm tài liệu tham khảo phục vụ học tập và nghiên cứu.
Nội dung trích xuất từ tài liệu:
Bài giảng Kiến trúc máy tính: Chương 3 - Trần Sơn Hải Chương III: Những mạch logic số cơ bản 3.1. Mạch kết hợp (Combinational circuit) 3.2.Mạch Giải Mã & Mã Hóa 3.3.Mạch Tuần Tự 1 3.1. Mạch kết hợp (tổ hợp) (Combinational circuit) 1. ðịnh nghĩa Mạch kết hợp là tổ hợp các cổng luận lý kết nối với nhau tạo thành một bản mạch có chung một tập các ngõ vào và ra. n input m output Combinational variables variables circuit Lược ñồ khối mạch kết hợp 2 2. Các bước thiết kế mạch kết hợp 1. Lập bảng chân trị xác ñịnh mối quan hệ giữa nhập và xuất 2. Dựa vào bảng chân trị, xác ñịnh hàm cho từng ngõ ra 3. Dùng ñại số boolean hoặc bản ñồ Karnaugh ñể ñơn giản các hàm ngõ ra 4. Vẽ sơ ñồ mạch theo các hàm ñã ñơn giản 3 3. Mạch cộng (adder) a) bộ nửa cộng (half adder) Bảng chân trị và mạch cho bộ nửa cộng 4 b) Mạch cộng ñầy ñủ (full adder) A B Carry Sum Carry in out 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 5 c) Mạch trừ một bit Lập bảng chân trị và vẽ sơ ñồ mạch ñể thiết kế mạch trừ bit a – bit b cho kết quả bit hiệu h và bit nhớ n? 6 4. Bộ dồn kênh (Multiplexer) 8 ñầu vào 7 3.2.Mạch Giải Mã & Mã Hóa 1. Mạch giải mã 3-8 A B C D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 8 Sơ ñồ mạch giải mã 3-8 9 2. Mạch giải mã dùng cổng NAND U4 U10 D0 E A1 A0 D0 D1 D2 D3 A0 INV NAND3 U4 U11 D1 0 0 0 0 1 1 1 INV NAND3 A1 U12 0 0 1 1 0 1 1 D2 0 1 0 1 1 0 1 NAND3 0 1 1 1 1 1 0 U13 U4 D3 1 x x 1 1 1 1 E NAND3 INV Mạch giải mã 2-4 với cổng NAND 10 3. Mở rộng mạch giải mã Trong trường hợp cần mạch giải mã với kích cỡ lớn ta có thể ghép 2 hay nhiều mạch nhỏ hơn lại ñể ñược mạch cần thiết A0 20 2x4 D0 A1 decoder E A1 A0 D0 D1 D2 D3 D1 21 A2 D2 E 1 0 0 1 0 0 0 D3 1 0 1 0 1 0 0 1 1 0 0 0 1 0 20 2x4 D4 decoder D5 1 1 1 0 0 0 1 21 D6 E 0 x x 0 0 0 0 D7 11 4. Mạch mã hóa Thự hiện tác vụ ngược lại với mạch giải mã. Mạch mã hóa có 2n (hoặc ít hơn) ngõ nhập và n ngõ xuất. Ví dụ mạch mã hóa bát phân sang nhị phân (8->2) D7 D6 D5 D4 D3 D2 D1 D0 A2 A1 A0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 12 3.3. Mạch tuần tự 1. Xung ñồng hồ h.a) ðồng hồ (clock) – bộ phát tần (impulse generator) Delay - thời gian chu kỳ ñồng hồ (clock cycle time) h.b – giản ñồ thời gian của tín hiệu ñồng hồ (4 tín hiệu thời gian cho các sự kiện khác nhau) h.c – Sự sinh tín hiệu ñồng hồ không cân xứng. 13 2. Chốt (Mạch lật) a) Sơ ñồ và ký hiệu chốt SR(mạch lật) a) Chốt SR không dùng tín hiệu ñồng hồ S Q S R Q(t+1) C Q 0 0 Q(t) No change R 0 1 0 Clear to 0 1 0 1 Set to 1 b) Chốt SR dùng tín hiệu ñồng hồ 1 1 X Indeterminate 14 b) Chốt D ñiều khiển bằng xung ñồng hồ D Q D Q(t+1) Q 0 0 Clear to 0 C 1 1 Set to 1 c) Chốt JK ñiều khiển bằng xung ñồng hồ J K Q(t+1) J Q 0 ...