Danh mục

Bài giảng Thiết kế IC: Phần 3 - Nguyễn Đức Tiến

Số trang: 8      Loại file: pdf      Dung lượng: 0.00 B      Lượt xem: 23      Lượt tải: 0    
Jamona

Hỗ trợ phí lưu trữ khi tải xuống: 3,000 VND Tải xuống file đầy đủ (8 trang) 0
Xem trước 2 trang đầu tiên của tài liệu này:

Thông tin tài liệu:

Bài giảng "Thiết kế IC - Phần 3: FPGA" cung cấp cho người học các kiến thức: Kiến trúc PAL - PROM, kiến trúc GAL, kiến trúc FPGA, vì sao FPGA lập trình được, khối logic lập trình được, phân loại FPGA theo độ phức tạp của đơn vị xử lý,... Mời các bạn cùng tham khảo nội dung chi tiết.


Nội dung trích xuất từ tài liệu:
Bài giảng Thiết kế IC: Phần 3 - Nguyễn Đức Tiến 9/5/2011 Programable Programable Logic Array, cả ma trận AND và OR Array Logic (a) ñều lập trình ñược. Programable Tiết kiệm dung lượng ma trận. ROM (b) Bị hạn chế bởi số lượng các cổng AND khi số ñầu vào PAL thương mại của cổng OR lớn hơn số cổng AND. Trễ truyền lan lớn hơn và mật ñộ tích hợp nhỏ. Lập trình A B C Yêu cầu: F = AB = ABC + ABCemail ktmt@soict.hut.edu.vn 49 email ktmt@soict.hut.edu.vn 50 Generic Array Logic nâng FPGA gồm 3 thành phần chính cấp từ PAL, gồm một ma Khối logic – Logic Block (LB): ñơn vị xử lý. trận AND lập trình ñược Khối Vào ra – IO cell: giao tiếp với bên ngoài. (cấu tạo từ EEPROM) và Liên kết nối – Interconnection: liên kết các ñơn vị xử lý. ma trận OR cố ñịnh. Tuy nhiên, các cổng OR Configurable Logic Block nằm trong các macrocell ñược nối với flip-flop và các Thành phần khác I/O Block Connect Connec t bộ dồn kênh ñể có thể chọn Buffer tín hiệu ra. ClockDll Ví dụ: Dùng GAL ñiều khiển … Tên gọi chung của các thiết ñèn giao thông: bị như PAL, PLA, GAL… là Programable Logic Deviceemail ktmt@soict.hut.edu.vn 51 email ktmt@soict.hut.edu.vn 52 1 9/5/2011 1/3 2/3 Cả 3 thành phần: khối logic, khối vào ra, liên kết Với FPGA, lập trình là quá trình ñịnh tuyến giữa nối, ñều lập trình ñược. các phần tử logic, flipflop… ñã ñược chế tạo cố ñịnh sẵn, ñể thực thi một tác vụ nào ñó. Lập trình cho khối logic là hành ñộng: “có kết nối hay không phần tử logic A với phần tử logic B?” Một tuyến ñều ñược chế tạo sẵn, và ñính kèm một khóa ñóng mở. Tuyến ñược thiết lập hoặc Lập trình cho khối vào ra là hành ñộng: “có kết nối hủy, tương ứng với trạng thái khóa ñóng hay mở. hay không ñầu ra logic A với chuẩn ngoại vi B?” ...

Tài liệu được xem nhiều: