Bài giảng Thiết kế logic số (VLSI Design): Chương IV/4.3

Chương IV: Thiết kế mạch số trên FPGS thuộc Bài giảng Thiết kế logic số (VLSI Design) trình bày phần 4.3, phần này giới thiệu với người học các nội dung về quy trình thiết kế trên FPGA, VHDL and Schematic, synthesis,...Mời bạn đọc cùng tham khảo.
Nội dung trích xuất từ tài liệu:
Bài giảng Thiết kế logic số (VLSI Design): Chương IV/4.3Thiếtkếlogicsố (VLSIdesign) BộmônKTXung,số,VXL 06/2010 QuytrìnhthiếtkếtrênFPGAISE (Intergrated Software Enviroment) QuytrìnhthiếtkếtrênFPGADesign and implement a simple unit permitting to Specification (Lab Experiments)speed up encryption with RC5-similar cipher withfixed key set on 8031 microcontroller. Unlike inthe experiment 5, this time your unit has to be ableto perform an encryption algorithm by itself,executing 32 rounds….. VHDL description (Your Source Files)Library IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity RC5_core is Functional simulation port( clock, reset, encr_decr: in std_logic; data_input: in std_logic_vector(31 downto 0); data_output: out std_logic_vector(31 downto 0); out_full: in std_logic; key_input: in std_logic_vector(31 downto 0); key_read: out std_logic; );end AES_core; Synthesis Post-synthesis simulation QuytrìnhthiếtkếtrênFPGAImplementation Timing simulationConfiguration On chip testing VHDLandSchematic library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity compare_module is Port (value : in std_logic_vector (3 downto 0); res : out std_logic); end compare_module; architecture Behavioral of compare_module is signal std : std_logic_vector (4 downto 0); begin val Synthesis Synthesis UNISIMLibrarylibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;entity compare_module isPort (value : in std_logic_vector (3 downto 0); res : out std_logic);end compare_module;architecture Behavioral of compare_module issignal std : std_logic_vector (4 downto 0);beginval Synthesisnetlistlibrary IEEE;library IEEE;use IEEE.STD_LOGIC_1164.ALL;library UNISIM;use UNISIM.VCOMPONENTS.ALL;use UNISIM.VPKG.ALL;entity sp3_led is port ( LED1 : out STD_LOGIC; LED2 : out STD_LOGIC;...);end sp3_led;architecture Structure of sp3_led issignal SW8_IBUF_31 : STD_LOGIC;begin LED81 : LUT2 generic map( INIT => X1 ) port map ( I0 => SW8_IBUF_31, I1 => SW7_IBUF_29, O => LED8_OBUF_15 );...Synthesis–TechnologySchematicSynthesis–RTLSchematic Synthesis–UCFfile# IO location definationNET HIGH_voltage LOC = P102;NET LOW_voltage LOC = P100;NET voltage[0] LOC = P160;NET voltage[1] LOC = P161;NET voltage[2] LOC = P162;NET voltage[3] LOC = P163;# Timing constraintINST LOW_voltage TNM = OUT_REG;INST HIGH_voltage TNM = OUT_REG;NET voltage[0] OFFSET = IN 2 ns VALID 0.5 ns BEFORE CLK TIMEGRPOUT_REG RISING;NET voltage[1] OFFSET = IN 2 ns VALID 0.5 ns BEFORE CLK TIMEGRPOUT_REG RISING;NET voltage[2] OFFSET = IN 2 ns VALID 0.5 ns BEFORE CLK TIMEGRPOUT_REG RISING;NET voltage[3] OFFSET = IN 2 ns VALID 0.5 ns BEFORE CLK TIMEGRPOUT_REG RISING;Implementation Translate Synthesis Circuit netlist Timing Constraints Constraint Editor Electronic Design NativeInterchange Format Constraint File EDIF NCF UCF User Constraint File Translation NGD Native Generic Database fileMappingChươngIIIFPGA Place&RouteFPGAVerification Giaothứctruyềntinnốitiếp IDLE START DATA PARITY STOP IDLE RX TbraudBit counter x 0 0 1 2 3 4 5 6 7 8 0 SAMPLE ONE BIT ...