Bài giảng Thiết kế số sử dụng VHDL

Bài giảng "Thiết kế số sử dụng VHDL" trình bày các nội dung kiến thức về: Khai báo cơ bản trong VHDL; Ví dụ thiết kế mạch tổ hợp; Mô phỏng sử dụng Test Bench; Tái sử dụng thiết kế với Package. Mời các bạn cùng tham khảo chi tiết bài giảng tại đây.
Nội dung trích xuất từ tài liệu:
Bài giảng Thiết kế số sử dụng VHDLThiết Kế Số Sử Dụng VHDL TS. Võ Lê Cường Viện Điện tử Viễn thông Đại học Bách Khoa Hà Nội Nội Dung1. Giới thiệu2. Khai báo cơ bản trong VHDL3. Ví dụ thiết kế mạch tổ hợp4. Mô phỏng sử dụng Test Bench5. Tái sử dụng thiết kế với Package 1. Giới thiệu• VHDL = VHSIC Hardware Description Language (VHSIC = Very High Speed Integrated Circuit)• VHDL? – Là ngôn ngữ lập trình dùng để mô tả hệ thống điện tử số. – Chức năng của VHDL: • Thiết kế ở mức behavioral and RTL • Mô phỏng • Tổng hợp mạch từ chương trình VHDL Ngôn Ngữ Lập Trình• Mô hình dựa trên quá trình tuần tự - Các hoạt động được thực hiện tuần tự - Giúp con người phát triển thuật toán từng bước một - Giống với hoạt động của mô hình máy tính cơ bản RTL Hardware Design Chapter 2 5 by Cuong Vo Le VHDL • Đặc điểm của phần cứng số - Kết nối các phần khác nhau của mạch - Hoạt động đồng thời - Khái niệm về trễ và thời gian• Các đặc điểm này ngôn ngữ phần mềmkhông thể mô tả• Yêu cầu các ngôn ngữ mới để mô tả/ thiếtkế mạch số, ví dụ: VHDL 6 Lý do sử dụng HDL? Thiết kế mạch kích thước lớn - HDL có nhiều mức thiết kế hơn phương pháp giản đồ mạch (schematic). • Mô tả mức truyền dẫn thanh ghi (RTL) • Đường dữ liệu rộng (16, 32, hoặc 64 bits) có thể được mô tả bằng một vector Thiếtkếmạchcókíchthướclớnởmứccổngvàmức • Công cụ tổng hợp hỗ trợ phần lớn các công việc transistor? thayảsoTăngkh với phương pháp nănglinhho schematic. ạtchothi ếtkế VHDLchophépchuyểnđổicôngnghệdễdàng(vídụ: chuyểnđổi0.11µm=>45nm) Lý do sử dụng HDL? Tăng khả năng linh hoạt cho thiết kế (tiếptục) - VHDL viết dưới dạng mã ASCII => Linh hoạt trong quá trình lưu trữ và di chuyển file. Thay vì sử dụng file dạng nhị phân trong phương pháp schematic Hỗ trợ từ phần mềm tổng hợp – Tối ưu công suất, diện tích và tốc độ – Cân bằng giữa các tham số: tốc độ, công suất và diện tích Lý do sử dụng HDL? Hỗ trợ thiết kế với ít lỗi hơnSửdụngVHDLđểmôtảfiletestbench üPhương pháp mềm dẻo cho phép tự kiểm tra thiết kế ü Sử dụng một môi trường đồng nhất- Phần mềm tổng hợp có độ chính xác cao với các hàmboolean üNếu phát hiện lỗi trong thiết kế cuối cùng => 99.999% khả năng do lỗi viết code VHDL Ngôn ngữ HDL phổ biến-VHDL và Verilog- Cú pháp và hình thức của hai ngôn ngữ rấtkhác nhau- Khả năng và mục đích tương tự nhau- Cả hai đều được chuẩn hóa và hỗ trợ bởihầu hết các phần mềm thiết kế Nội Dung1. Giới thiệu2. Khai báo cơ bản trong VHDL3. Ví dụ thiết kế mạch tổ hợp4. Mô phỏng sử dụng Test Bench5. Tái sử dụng thiết kế với Package Thiết kế mạch “Test”Yêu cầu thiết kế của mạch “Test”:- Ba đầu vào (In1, In2, In3): kiểu dữ liệu 8 bit.- Hai đầu ra (Out1, Out2): kiểu dữ liệu boolean (đúng/sai).- Out1=1 khi In1=In2, còn lại = 0.- Out2=1 khi In1=In3, còn lại = 0. Mạch Schematic- Mạch Test: 3 đầu vào, 2 đầu ra.- Test được xây dựng từ 2 khối Compare. Test Compare In1 Out1 A EQ B In2 Compare A In3 EQ Out2 B Mạch SchematicCompare: xây dựng từ các cổng logic cơbản. Compare A[0] XNOR A B[0] A[1] AND EQ B[1] EQ B A[7] B[7] Mô tả mạch Test sử dụng VHDL?- Mô tả compare sử dụng VHDL.- Mô tả Test từ 2 khối compare, sử dụng VHDL. Thiết kế compare ‘Entity’ định nghĩa-- Bộ so sánh 8 bit giao diện của mạch-- = hộp đen củaentity Compare is schematic port( A,B: in bit_vector(0 to 7); EQ: out bit);end entity Compare;architecture Behav1 of Compare isbegin EQ Mô tả mạch Test sử dụng VHDL?- Mô tả compare sử dụng VHDL.- Mô tả Test từ 2 khối compare, sử dụng VHDL.Thiết kế mạch Test sử dụng VHDL entity Test is ...