Bài giảng vi xử lý-Chương số 2: Cấu trúc

Bộ nhớ dữ liệu được chia tnafnh 4 Bank: Bnak 0. Bank 1, Bank 2 và Bank 3. Mỗi Bank có dung lượng là 128 byte bao gồm vùng Ram đa mục đíc , vùng Ram chứa các thanh ghi chức năng đặc biệt SFRs. Các Bank này dược lựa chọn bởi 2 bit RPQ và RP0 nằm trong thanh ghi STATUS
Nội dung trích xuất từ tài liệu:
Bài giảng vi xử lý-Chương số 2: Cấu trúc CHƯƠNG 2 C U TRÚC PH N C NG PIC 16F877A1. C u trúc t ng quát c a PIC16F877A 8K x 14 words Flash ROM. 368 x 8 Bytes RAM. 256 x 8 Bytes EEPROM. 5 Port xuất/nhập (A, B, C, D, E) tương ứng 33 chân. 2 Bộ định thời 8 bit Timer 0 và Timer 2. 1 Bộ định thời 16 bit Timer 1, có thể hoạt động ở chế độ tiết kiệm năng lượng (SLEEP MODE) với nguồn xung clock ngoài. 2 Bộ CCP Capture/ Compare/ PWM. (Bắt Giữ/ So Sánh/ Điều Biến Xung) 1 Bộ biến đổi Analog to Digital 10 bit, 8 ngõ vào. 11. C u trúc t ng quát c a PIC16F877A 1 Bộ định thời giám sát (Watch Dog Timer). Giao tiếp song song 8 bit (PSP). Giao tiếp nối tiếp(MSSP,USART). 15 Nguồn ngắt (Interrupt). Chế độ tiết kiệm năng lượng (Sleep Mode). Nạp chương trình bằng cổng nối tiếp ( ICSP™ ) Tập lệnh gồm 35 lệnh có độ dài 14 bit. Tần số hoạt động tối đa 20 MHz.2. Sơ đ và ch c năng các chân PIC16F877A PIC16F877A laø hoï Vi ñieàu khieån coù 40 chaân(dạng PDIP) 22. Sơ đồ và chức năng các chân PIC16F877APIC16F877A là họ vi điều khiển có 40 chân (dạng TQFP)2. Sơ đ và ch c năng các chân PIC16F877A Cấu tạo tổng quát của PIC16F877A 32.1 PORTA và thanh ghi TRISA Port A gồm 6 chân từ RA5-RA0. Việc ghi các giá trị vào thanh ghi TRISAsẽ qui định các chân của PortA. Nếu bằng 0:ngõ Output, bằng 1: ngõ Input. Chân RA0/AN0 RA0: Xuất/ nhập số AN0: Ngõ vào tương tự kênh 0 Chân RA1/AN1 RA1: Xuất/ nhập số AN1: Ngõ vào tương tự kênh 12.1 PORTA và thanh ghi TRISA Chân RA2/AN2/VREF-/CVREF RA2: Xuất/ nhập số AN2: Ngõ vào tương tự kênh 2 VREF-: Ngõ vào điện áp chuẩn (thấp) của bộ A/D CVREF: Điện áp tham chiếu ngõ ra bộ so sánh Chân RA3/AN3/VREF+ RA3: Xuất/ nhập số AN3: Ngõ vào tương tự kênh 3 VREF+: Ngõ vào điện áp chuẩn (cao) của bộ A/D 42.1 PORTA và thanh ghi TRISA Chân RA4/T0CKI/C1OUT RA4: Xuất/ nhập số T0CKI: Ngõ vào xung clock bên bên ngoài cho Timer0 C1OUT: Ngõ ra bộ so sánh 1 Chân RA5/AN4/SS/C2OUT RA5: Xuất/ nhập số AN4: Ngõ vào tương tự kênh 4 SS : ngõ vào chọn lựa SPI C2OUT: Ngõ ra bộ so sánh 22.2 PORTB và thanh ghi TRISB Port B gồm 8 chân từ RB7-RB0. Việc ghi các giá trị vào thanh ghi TRISB sẽ qui định các chân của PortB. Nếu bằng 0: ngõ Output, bằng 1: ngõ Input. RB0/INT: RB0: Xuất/ nhập số INT: ngõ vào nhận tín hiệu ngắt RB0 RB1: xuất/nhập số RB2: xuất/nhập số RB3/PGM: RB3: xuất/nhập số PGM: chân cho phép lập trình điện áp thấp ICSP 52.2 PORTB và thanh ghi TRISB RB4: xuất/nhập số RB5: xuất/nhập số RB6/PGC: RB6: xuất/nhập số PGC: mạch gỡ rối và xung clock lập trình ICSP RB7/PGD: RB7: xuất/nhập số PGD: mạch gỡ rối và dữ liệu lập trình ICSP2.3 PORTC và thanh ghi TRISC Port C gồm 8 chân từ RC7-RC0. Việc ghi các giá trị vào thanh ghi TRISC sẽ qui định các chân của PortC. Nếu bằng 0: ngõ Output, bằng 1: ngõ Input. RC0/T1OSO/T1CKI: RC0: Xuất/ nhập số T1OSO: ngõ ra bộ dao động Timer1 T1CKI: ngõ vào xung clock bên ngoài Timer1 RC1/T1OSI/CCP2: RC1: Xuất/ nhập số T1OSI: ngõ vào bộ dao động Timer1 CCP2: ngõ vào Capture 2, ngõ ra so sánh 2, ngõ ra PWM2 62.3 PORTC và thanh ghi TRISC RC2/CCP1: RC2: Xuất/ nhập số CCP1: ngõ vào Capture 1, ngõ ra so sánh 1, ngõ ra PWM1 RC3/SCK/SCL: RC3: Xuất/ nhập số SCK: Ngõ vào xung clock nối tiếp đồng bộ/ ngõ ra chế độ SPI SCL: Ngõ vào xung clock nối tiếp đồng bộ/ ngõ ra chế độ I2C RC4/SDI/SDA: RC4: Xuất/ nhập số SDI: Ngõ vào data SPI SDA: Xuất/ nhập dữ liệu I2C RC5/SDO: RC5: Xuất/ nhập số SDO: Ngõ ra data SPI2.3 PORTC và thanh ghi TRISC RC6/TX/CK: RC6: Xuất/ nhập số TX: Truyền bất đồng bộ USART CK: Xung đồng bộ USART RC7/RX/DT: RC7: Xuất/ nhập số RX: Nhận bất đồng bộ USART DT: Dữ liệu đồng bộ USART 72.4 PORTD và thanh ghi TRISD Port D gồm 8 chân từ RD7-RD0. Các giá trị thanh ghi TRISD sẽ qui định các chân của PortD. Nếu bằng 0: ngõ Output, bằng 1: ngõ Input. Ngoài chức năng là Port xuất / nhập, Port D c ...