Đề thi cuối kì verilog hdl

Tài liệu tham khảo về đề thi cuối kì verilog hdl...
Nội dung trích xuất từ tài liệu:
Đề thi cuối kì verilog hdl ð I H C QU C GIA TP.H CHÍ MINH C NG HÒA XÃ H I CH NGHĨA VI T NAMTRƯ NG ð I H C CÔNG NGH THÔNG TIN ð c l p – T Do – H nh phúc ------------------------ ------------------------------ ð THI CU I KÌ VERILOG HDL Time: 90 phút Câu 1: 2.5ñ1. Cho m ch như hình v sau: Trong ñó: Ta : th i gian tín hi u ñi t CLK ñ n CLK in - Tb: th i gian tín hi u ñi t CLK in ñ n CLK in - Tc : th i gian tín hi u ñi t D0 ñ n A - Td : th i gian tín hi u ñi t A ñ n B - Te : th i gian tín hi u ñi t B ñ n Q0 - a. M ch trên là m ch gì ? b. Tính Tsetup , Thold , Taccess , Toutput c a m ch trên. holdtime Câu 2: 2.5ñ2. Cho ño n code Verilog HDL sau:============================================================== 1 ð I H C QU C GIA TP.H CHÍ MINH C NG HÒA XÃ H I CH NGHĨA VI T NAMTRƯ NG ð I H C CÔNG NGH THÔNG TIN ð c l p – T Do – H nh phúc ------------------------ ------------------------------ always@(posedge CLK or negedge RST_N) begin if(!RST_N) begin Color_R =X_START && V_Cont>=Y_START ) begin if((H_Cont==X_START + Cursor_X) || (V_Cont==Y_START + Cursor_Y)) begin Color_R ð I H C QU C GIA TP.H CHÍ MINH C NG HÒA XÃ H I CH NGHĨA VI T NAMTRƯ NG ð I H C CÔNG NGH THÔNG TIN ð c l p – T Do – H nh phúc ------------------------ ------------------------------ Câu 3: 2.5ñ3. Cho m ch như hình v : a. Nêu ch c năng c a m ch trên ? b. Mô t m ch trên s d ng Verilog HDL ? Câu 4: 2.5ñ4. S d ng Verilog HDL thi t k m ch ki m phi u có ch c năng như sau: M ch có 4 input ñ i di n cho 4 phi u b u ñ xem xét vi c thông qua m t d - lu t. N u ñ ng ý thông qua d lu t, phi u b u có giá tr logic “1”, ngư c l i có giá tr logic “0”. M ch có 1 output ñ i di n cho vi c thông qua (logic “1”) hay không thông - qua (logic “0”) m t d lu t. D lu t ñư c thông qua n u s phi u b u ñ ng ý thông qua l n hơn 50% - t ng s phi u b u. June 06, 2010 Lâm ð c Kh i============================================================== 3