Điện Tử - Cơ Sở Thiết Kế Mạch - Design Trên Máy Tính (Phân 2) part 1

Tham khảo tài liệu điện tử - cơ sở thiết kế mạch - design trên máy tính (phân 2) part 1, kỹ thuật - công nghệ, điện - điện tử phục vụ nhu cầu học tập, nghiên cứu và làm việc hiệu quả
Nội dung trích xuất từ tài liệu:
Điện Tử - Cơ Sở Thiết Kế Mạch - Design Trên Máy Tính (Phân 2) part 1 Bi~u d ien k ien t rue t hco h~lfih via. Bieu d ien k icn truc ella thl!e tlH!f t hea himh vi Iii ma IiI c hue n£ing elw h¢t hong wong tlJ n hu d .e c huang t dnh phan mem b tng c ae q ua tfrnh t inh t o{lIl.T rong b ieu dien nay la k hong c ung ctip c hi tict i~c thl!e hi~n , hiel ke. T rongn gon ngli V H DL, d e bicu d icn k icn true t heo h anh vi, d iu t rue e hfnh e uahtlI1h vi sc Iii qmi lrinh. M 9t qUii t dnh c 6 t he e oi n hu Iii rnQl c huang 11ll1h v adW1e x iy dl!ng l u nhUng cau true thu IJ,lC va c o Ihe: e ho p hep gC)i c ae c huangt ftnh c an g i6ng n hu l rong c ae n gon ngO q p trlnh truy~n I hong. T a h ay x et v i d~l rno ta k ien true c ua m ..~eh ct)ng mOt bit b ang hanh vi.T rang m6 lit c hua m ¢l qua lrrnh voi b a tham s 6 iu c ae tfn h icu A . 8, Cin. etctin hi¢u mi.y ctuQe c hua t rong d anh s aeh c ae tin hi¢u t --J A -·c S =A8JB8JCm B F .A C,,, = (A 8J Fl)C m + AFl •S • C,n-- t-- ~~! ex: :;:-~ S ::: A (fJBA __ m nh 6 .5 ( [ill (rllc viI hilllh VI b6 :: ---B___ I - :L./ }/j con)?: lll(lt bit. II ~r,.i c~ C ::: . , I II )-- o ut· , ,j JC I _____ J ~_/ ,n M¢I qumOL p hcp loAn d ugc gOi I~l mOl q ua t rlnh va cac gia tr~ d u li~u d i q ua h¢I hting duO·c gOi Iii. t in hi~u. M ot M t hong c 6 t he c oi ia trip h qp c ac qua t dnh~l c ac qucilo tn()l s{i btll k5 d e g lao lac d 6i a at crall rna phung,()i duOng tin ilJ(~u ra. T(lp h qp t[11 Chu trinll rna phongd d c g iao tac d6i v6i tin hi¢uIrollg llH)1 qUi Irll1h gql hi GI8i doan mot crlp nh~t tin hieuV I-IDL e ung cfp m 6 illnh hal giaidom: elm Irinh t nt) p hong. T rang giai doan 1: gia Ir~ C llil c ,ic 1111 111~u t:; lIme Giai do~n tlai 1112n g iao d ich l rong thi)i T hlle !lIen Ifnh toan gl a rchitecture DATAFLOW o f F Ull_ADDER i s s ignal S : B IT ; b egin S heg,in S port ( LJ. L2: in nIT; 0 : u ut IllT ): end c omponent s ignal N l,N2.N3 : BIT; hegin HA I : HALF_ADDER p ort m ap ( A, 13, N L 12 ); H A2: HALP_ADDER port m ap ( N2. Cin. N3. Sum ): O RI : OICC;ATE port m ap ( NL N3. C out): e nd STRUCfURE; Khi d(l phlie li.P ella thie1 ke l ang iC:n. ni1a thiet k e tlllIong ph[m Uieh h¢t h6ng th~l!lh n hung h¢ thong con. e ie h¢ I h6ng c on Ilay li~n kct ch(lt ehet heo ehCre n[lllg l rong t hanh phiin eua h¢ t hong t6ng the. Moi h¢ t hong c onle.ti Cl) th(~ dtfqe pilan t ach thimh nhung p han h¢ 6 111ue th,rp h