Điện Tử - Cơ Sở Thiết Kế Mạch - Design Trên Máy Tính (Phân 2) part 2

Tham khảo tài liệu điện tử - cơ sở thiết kế mạch - design trên máy tính (phân 2) part 2, kỹ thuật - công nghệ, điện - điện tử phục vụ nhu cầu học tập, nghiên cứu và làm việc hiệu quả
Nội dung trích xuất từ tài liệu:
Điện Tử - Cơ Sở Thiết Kế Mạch - Design Trên Máy Tính (Phân 2) part 2 e nd c omponent c omponent A l!D2_GATE p urt ( 10. I I , in IllT; 0 ; u ut l llT ); e nd c omponent: b egin U L X OICGATE p ort m ap ( Ill. I I . S ); ]2, A ND2JiATE p ort m ap ( IO.lI. C O); e nd S TRUC[URE; th~rc Moi thimh ph.in cua tlwc the neu tren co the xu) dl!ng tu cae thekh,c m6 1,1 d e chue nang ella cluing. V i dl,l phiin ttr XOR_.GATE etl thedll9: m6 t:1 theo h:mh vi nh1 sau. XOR-GATE~ e ntity p ort ( 10. 1 , i n BIT; S. CO ; o ut fliT ); e nd X OR_GATE; a rchitecture BEHAVIOR o f XOR_GATE is h cgin 0 kc3. C ae g6i thiet M~le d fch e hfnh e lla c ae g4. C{lC c au h lnh M{)t t lwe t he c o the: c o mot Y(li k icn t nk. T rong qu,i t rlnh thle1 k0, l a cothe d n phai Iht1 n ghi¢m llH)1 ll.i bicn the elld Ihict kc btmg d eh slr d~ll1g « tek ien true kh{le n hau. C iu h inh 1& thtmh phtin c d b:m ella d an V! thiet kl:. e lllh lnh e ho p hep gtm d e phien b an e ua thl!C the yito nhCrng kicn I nk kh,c denhau. G lu hlnh elmg eo the duc.~e Sli d ung thay the me)t d eh n hanh c h6ngd e ph; Ill ella thlle the t rong bicu Jicn c au trlK ella thict kc. CU ph,ip ella 1116 ta eAu 1Il11h: C()nfi~unltion (;/I_cditldll/l o f f(;/I_1Iu/C_lh(; is pltcill_ khoi -h/O _Clio _u ilt-unh f OI t itle ,(/ o i(l kh()i m (lIlr_d(use I { ((ic_pllltll 1/1 (11(1 C{]II-Iillh I e nd for; Vi tu pillin J lul/Ju/o _ Clia__ c(/lI_hillil e ho phep d u hlnh Slr dl!ng d e phfil1 tll t rong d e goi vii d e t lnlvicn. Vi t v d lk rd Cli(/JI/()I X P hltn ban OR I gtlt1 6i tlu,lc IhJ O ICGATE lrong tilu Yi¢n W ORK. Ph:lt1 Itch V IIDL Ii! qu{t Irlllh kicll1 Ira Ihi:t kc V HDL e ho dllllg Cll ph l gon llgU V HDL c 6 ba di,mg d6i 1Lf9llg: bien, tfn h~¢u il hi g, Phfl!l khailxio l rung C{lC d u t ruc n g6n ngCi so: h~t ke cac deli tWlng s2 Sif (iL,mg. CiIC klCllella d c d6i IU0ng do J. giii tri b an d:iu mil Ch(lllg sC nh(lll l rong qua trlnh I1H1phcmg. li~u1. C ae d 6i tut,mg d uT rong ngon ngCf V HDL nglf0i 1eLla hicn El gicl trj t hiip nhiit t rang c ae gici. trj thu(lC mit:n x.;ie d Plh ella ki6u.BiC:ll e o C li pllclP khai belo n hu sau. d~l, Vi v ariable T emp: i lIT_ V ECTOR ( g d uwnto 0 ) v ariahle Delay: INTEGER ran~e 0 t o 15 :=0: T in h iellCo T in hieu l~l dtii w 0ng du li¢u dung de ket n6i gii!:l c ae q ua t rlnh ho KiC;u ph