Giải pháp mặt nạ AES chống tấn công phân tích năng lượng

Bài viết trình về phương pháp mặt nạ AES, mục đích là để che giấu các giá trị trung gian trong quá trình mã hóa và giải mã, làm cho kẻ tấn công không thu được vết năng lượng thực tế của thiết bị mật mã, là phương pháp chống tấn công phân tích năng lượng rất hiệu quả.
Nội dung trích xuất từ tài liệu:
Giải pháp mặt nạ AES chống tấn công phân tích năng lượng Công nghệ thông tin & Cơ sở toán học cho tin học<br /> <br /> GIẢI PHÁP MẶT NẠ AES<br /> CHỐNG TẤN CÔNG PHÂN TÍCH NĂNG LƯỢNG<br /> Bạch Hồng Quyết1*, Đinh Thế Cường2*, Vũ Mạnh Tuấn3*<br /> Tóm tắt: Tấn công bằng phân tích năng lượng (Differential Power Analysis –<br /> DPA) lên AES dựa trên sự dao động điện xảy ra do mạch tuần hoàn liên tục trong<br /> quá trình thay thế byte mã hóa AES ở vòng đầu tiên và vòng cuối. Bài báo này trình<br /> về phương pháp mặt nạ AES, mục đích là để che giấu các giá trị trung gian trong<br /> quá trình mã hóa và giải mã, làm cho kẻ tấn công không thu được vết năng lượng<br /> thực tế của thiết bị mật mã, là phương pháp chống tấn công phân tích năng lượng<br /> rất hiệu quả.<br /> Từ khóa: Giải pháp chống tấn công bằng phân tích năng lượng; DPA; Mask – AES.<br /> <br /> 1. ĐẶT VẤN ĐỀ<br /> Tấn công bằng phân tích năng lượng hiện đang là mối nguy hiểm cho các thiết bị mật<br /> mã, do đây là mô hình tấn công bán xâm lấn nên hệ thống bị tấn công không thể phát hiện<br /> và ngăn chặn kịp thời. Hai yếu tố cơ bản trong quá trình tấn công phân tích năng lượng đó<br /> là đo năng lượng tiêu thụ của thiết bị mật mã và mô hình công suất tiêu thụ giả định của<br /> thiết bị mật mã. Điện năng tiêu thụ thực tế là điện năng tiêu thụ được đo tại thời điểm tức<br /> thời khi thiết bị mật mã đang hoạt động. Quá trình đo có thể thực hiện bằng cách đo trực<br /> tiếp dòng điện qua dây nguồn hay đất, hay điện áp trên một điện trở xác định. Vấn đề cốt<br /> lõi trong DPA là người tấn công giả định điện năng tiêu thụ lý thuyết của thiết bị từ kết<br /> quả trung gian thông qua mô hình điện năng tiêu thụ giả định. Điện năng tiêu thụ giả định<br /> này được so sánh với điện năng tiêu thụ thực tế đo được để tìm ra khóa bí mật. Giải pháp<br /> để chống lại tấn chống DPA lên mã khối là sử dụng kỹ thuật mặt nạ. Mặt nạ mã khối được<br /> sử dụng để che giấu các vòng hoạt động của thuật toán và che các phép thay thế ở S-hộp.<br /> Nghiên cứu đầu tiên được đề xuất bởi Goubin và Patarin cho hệ mật DES, sau đó có rất<br /> nhiều nghiên cứu về mặt nạ mã khối cho cho cả DES và AES [2, 3, 5]. Hai đại diện của kỹ<br /> thuật mặt nạ là: Mặt nạ nhân và mặt nạ logic. Bài báo này đưa ra một mặt nạ logic cho<br /> thuật toán AES để chống lại tấn công bằng phân tích năng lượng.<br /> 2. GIẢI PHÁP MẶT NẠ AES<br /> Các phép toán của hệ mật AES được thược hiện trên trường GF (2 8 ) do đó khi sử dụng<br /> mặt nạ AES sẽ tiêu tốn bộ nhớ rất lớn. Vì vậy, để tối ưu hóa hiệu quả cho mặt nạ logic thì<br /> các phép triển khai: phép thay thế byte phi tuyến (subbyte), phép trộn cột (mixcolumn),<br /> phép cộng khóa (addroundkey) và phép dịch vòng (shiftRows) sẽ được thực hiện trên<br /> trường G F (2 4 ). Khi đó, các giá trị đầu vào được ánh xạ từ GF (2 8 ) sang G F (2 4 ) , ngược<br /> lại tại đầu ra của thuật toán các giá trị dữ liệu sẽ ánh xạ từ G F (2 4 ) sang GF (2 8 ) . Điều này<br /> có thể dẫn đến việc tránh chồng chéo dữ liệu từ các thực thi liên tiếp và làm tăng tốc độ xử<br /> lý dữ liệu cho thiết bị mật mã. Mặt nạ được thực thi trên các khối 128bit, với 8 giá trị ngẫu<br /> nhiên (hình 1, hình 2).<br /> Trong đó:<br /> - r là tham số mặt nạ;<br /> - ra là kết quả của phép biến đổi Afin của r1 15 lần trong phép thay thế byte r1  f ( r );<br /> - M1ra là phép thay thế byte ( M  r ) ;<br /> - M 2ra là phép dịch vòng ( M 1ra ), có thể thực hiện riêng từng phép dịch vòng ( M 1 ) và<br /> dịch vòng ( ra ) với mỗi byte ra là độc lập nhau;<br /> <br /> <br /> 170 B. H. Quyết, Đ. T. Cường, V. M. Tuấn, “Giải pháp mặt nạ AES … phân tích năng lượng.”<br /> Nghiên ccứu<br /> ứu khoa học công nghệ<br /> <br /> - M 2ra là phép trộn<br /> trộn cột ( M 2ra ) , có th<br /> thực<br /> ực hiện ri<br /> riêng<br /> êng từng<br /> từng phép trộn cột ( M 2 ) và tr<br /> trộn<br /> ộn cột<br /> ( ra ) với<br /> ới mỗi byte ra là đđộc<br /> ộc lập nhau;<br /> - M 2ra là phép ccộng òng (M 3ra ) , ra r là các giá tr<br /> ộng khóa vvòng trịị mặt nạ đại diện.<br /> di .<br /> <br /> <br /> <br /> <br /> Hình 22. Quá trình th<br /> thực<br /> ực thi mặt nạ logic<br /> logic..<br /> <br /> <br /> <br /> <br /> Hình 11. Mặt<br /> Mặt nạ thuật toán AESAES.<br /> Lựa<br /> ựa chọn số ngẫu nhi nhiên ên r<br /> ...