GIÁO TRÌNH KỸ THUẬT PLD & ASIC - CHƯƠNG 3 THIẾT KẾ MẠCH LOGIC TỔ HỢP BẰNG VHDL

Trong phần này sẽ thiết kế các mạch logic tổ hợp dùng ngôn ngữ VHDL và sử dụng thiếtbị lập trình.Các mạch logic tổ hợp bao gồm mạch giải mã n đường sang m đường, mạch mã hoá mđường sang n đường, mạch dồn kênh và mạch phân kênh, mạch giải mã led 7 đoạn loại anodechung và cathode chung.Các thiết bị lập trình có thể dùng CPLD XC9572, XC 95144, Coolrunner XC2C256.
Nội dung trích xuất từ tài liệu:
GIÁO TRÌNH KỸ THUẬT PLD & ASIC - CHƯƠNG 3 THIẾT KẾ MẠCH LOGIC TỔ HỢP BẰNG VHDLChöông 3 THIEÁT KEÁ MAÏCH LOGIC TOÅ HÔÏP BAÈNG VHDLGIÔÙI THIEÄUTHIEÁT KEÁ MAÏCH GIAÛI MAÕ – MAÏCH MAÕ HOAÙ THIEÁT KEÁ MAÏCH GIAÛI MAÕ THIEÁT KEÁ MAÏCH MAÕ HOAÙ THIEÁT KEÁ MAÏCH GIAÛI MAÕ LED 7 ÑOAÏN LOAÏI ANODE CHUNGTHIEÁT KEÁ MAÏCH ÑA HÔÏP – MAÏCH GIAÛI ÑA HÔÏP THIEÁT KEÁ MAÏCH ÑA HÔÏP THIEÁT KEÁ MAÏCH GIAÛI ÑA HÔÏPCAÂU HOÛI OÂN TAÄP VAØ BAØI TAÄPChöông 3. Thieát Keá maïch logic toå hôïp SPKT – Nguyeãn Ñình PhuùCAÙC HÌNH VEÕHình 3-1. Sô ñoà khoái maïch GM 2 - 4.Hình 3-2. Sô ñoà khoái maïch GM 3 - 8.Hình 3-3. Sô ñoà khoái maïch MH 4 - 2.Hình 3-4. Sô ñoà khoái maïch GM led 7 ñoaïn loaïi anode chung.Hình 3-5. Sô ñoà khoái maïch ÑH 4 vaøo.Hình 3-6. Sô ñoà khoái maïch GÑH 4 ra.CAÙC BAÛNGBaûng 3-1. BTT maïch GM 2 - 4.Baûng 3-2. BTT maïch GM 3 - 8.Baûng 3-3. BTT maïch MH 4 - 2.Baûng 3-4. BTT maïch GM led 7 ñoaïn anode chung.Baûng 3-5. BTT maïch ña hôïp 4 ngoõ vaøo.Baûng 3-6. BTT maïch GÑH 4 ra.128 Kyõ thuaät PLD vaø ASICChöông 3. Thieát Keá maïch logic toå hôïp SPKT – Nguyeãn Ñình PhuùI. GIÔÙI THIEÄU: Trong phaàn naøy seõ thieát keá caùc maïch logic toå hôïp duøng ngoân ngöõ VHDL vaø söû duïng thieátbò laäp trình. Caùc maïch logic toå hôïp bao goàm maïch giaûi maõ n ñöôøng sang m ñöôøng, maïch maõ hoaù mñöôøng sang n ñöôøng, maïch doàn keânh vaø maïch phaân keânh, maïch giaûi maõ led 7 ñoaïn loaïi anodechung vaø cathode chung. Caùc thieát bò laäp trình coù theå duøng CPLD XC9572, XC 95144, Coolrunner XC2C256.II. THIEÁT KEÁ MAÏCH GIAÛI MAÕ – MAÏCH MAÕ HOAÙ 1. THIEÁT KEÁ MAÏCH GIAÛI MAÕ: Baøi 3-1: Thieát keá maïch giaûi maõ 2 ñöôøng sang 4 ñöôøng vôùi ngoõ ra tích cöïc möùc cao: Böôùc 1: Veõ sô ñoà khoái cuûa maïch: DECODE Q0 I0 Q1 Q2 I1 Q3 2 to 4 Hình 3-1. Sô ñoà khoái maïch GM 2 - 4. Böôùc 2: Laäp baûng traïng thaùi: Ngoõ vaøo Ngoõ ra I1 I0 Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 1 1 1 0 0 0 Baûng 3-1. BTT maïch GM 2 - 4. Böôùc 3: Vieát chöông trình: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity giaima_24 is Port ( I : in STD_LOGIC_VECTOR (1 downto 0); Q : out STD_LOGIC_VECTOR (3 downto 0)); end giaima_24; architecture Behavioral of giaima_24 is 129Kyõ thuaät PLD vaø ASICChöông 3. Thieát Keá maïch logic toå hôïp SPKT – Nguyeãn Ñình Phuù begin PROCESS (I) BEGIN CASE I IS WHEN 00 => Q Q Q Q NULL; END CASE; END PROCESS; end Behavioral; Baøi 3-2: Thieát keá maïch giaûi maõ 3 ñöôøng sang 8 ñöôøng vôùi ngoõ ra tích cöïc möùc thaáp vaø 1ngoõ cho pheùp E: Böôùc 1: Veõ sô ñoà khoái cuûa maïch: DECODE Q0 I0 Q1 Q2 I1 Q3 Q4 I2 ...