Giáo trình Vi mạch số lập trình (Nghề: Điện tử công nghiệp - CĐ/TC): Phần 2 - Trường Cao đẳng Nghề Đồng Tháp

Giáo trình Vi mạch số lập trình trình bày được cấu tạo, đặc tính của các họ vi mạch số lập trình được như: PLD, CPLD, FPGA...theo nội dung đã học; Phân tích được các mạch ứng dụng vi mạch số lập trình được CPLD, FPGA theo tiêu chuẩn nhà sản xuất. Mời các bạn cùng tham khảo nội dung phần 2 giáo trình!
Nội dung trích xuất từ tài liệu:
Giáo trình Vi mạch số lập trình (Nghề: Điện tử công nghiệp - CĐ/TC): Phần 2 - Trường Cao đẳng Nghề Đồng Tháp 74 BÀI 4 QUY TRÌNH THIẾT KẾ CHO CPLD VÀ FPGA CỦA HÃNG XILINX Mã bài MĐ30 - 04 Giới thiệu: Xilinx là hãng chuyên sản xuất các họ FPGA và CPLD, giáo trình tập trung vào việc lập trình trên FPGA và CPLD của hãng Xilinx. Do đó, người học cần được trang bị những kiến thức cần thiết trong việc lựa chọn linh kiện sao cho phù hợp với yêu cầu, các qui trình để cấu hình và đổ chương trình vào FPGA, CPLD của hãng Xilinx. Mục tiêu: - Lựa chọn phương án thiết kế dùng CPLD và FPGA của Xinlinx - Trình bày qui trình thiết kế cho CPLD và FPGA của Xinlinx Nội dung chính: 1. Phương án lựa chọn CPLD và FPGA Mục tiêu: trình bày cho người học nắm rõ phương pháp phân tích để lựa chọn CPLD và FPGA phù hợp với từng ứng dụng cụ thể. Khi phát triển các hệ thống số sử dụng CPLD/FPGA bước đầu tiên cần được thực hiện là phân tích bài toán, lựa chọn vi mạch CPLD hoặc FPGA phù hợp. Việc chọn được vi mạch, công nghệ phù hợp nhất cho các tiêu chuẩn thiết kế, được tiến hành theo các yêu cầu sau:  Mật độ: là mật độ logic dự tính của linh kiện, đặc trưng bởi khái niệm số lượng cổng.  Số lượng thanh ghi: Phải tính được số thanh ghi cần cho bộ đếm, máy trạng thái, thanh ghi và bộ chốt. Số lượng macrocell trong vi mạch tối thiểu phải bằng số thanh ghi cần có.  Số lượng chân vào/ra: phải xác định vi mạch thiết kế cần bao nhiêu đầu vào, bao nhiêu chân đầu ra.  Yêu cầu về tốc độ: Tuyến tổ hợp nhanh nhất sẽ xác định tpd (trễ truyền trong vi mạch, tính theo ns). Mạch tuần tự nhanh nhất sẽ xác định tần số tối đa của vi mạch (fMax).  Đóng gói: Phải xác định vi mạch cần gọn nhất hay chỉ sử dụng dạng thông thường. Hoặc vi mạch thiết kế thuộc dạng có lắp chân cắm.  Công suất thấp: Phải xác định sản phẩm sẽ sử dụng nguồn pin hay năng lượng mặt trời,… thiết kế có yêu cầu công suất tiêu thụ thấp hay không, vấn đề tổn hao nhiệt có quan trọng hay không? 75  Chức năng cấp hệ thống: Phải xác định bo mạch có bao gồm nhiều vi mạch đa mức điện áp hay không, giữa các vi mạch có phải chuyển mức hay không, có yêu cầu sửa dạng xung clock hay không, có yêu cầu giao tiếp giữa bộ nhớ và bộ vi xử lý hay không? 2. Qui trình thiết kế cho CPLD của hãng Xilinx: Mục tiêu: trình bày cho người học nắm rõ qui trình thiết kế sử dụng CPLD của hãng Xilinx. Quá trình thiết kế cho CPLD chủ yếu là thực hiện trên các công cụ phần mềm, lưu đồ thiết kế chung cho CPLD như hình 4.1 (sử dụng phần mềm ISE), bao gồm các bước như sau:  Nhập thiết kế (Design Entry): Đây là bước đầu tiên và quan trọng nhất của quá trình thiết kế cho CPLD. Các công cụ thiết kế cho phép nhập thiết kế theo các cách sau:  Nhập thiết kế theo sơ đồ nguyên lý Schematic: người thiết kế sử dụng các module đã có sẵn trong thư viện Schematic để ghép nối chúng với nhau tạo thành bản thiết kế theo yêu cầu, cách này có thể thực hiện thiết kế nhanh nhưng sẽ rất khó khăn và không tối ưu tài nguyên của CPLD khi thiết kế phức tạp, và thiết kế không sử dụng sang công cụ thiết kế CPLD của các hãng khác. Từ sơ đồ nguyên lý thiết kế được công cụ phần mềm chuyển thành file ngôn ngữ mô tả phần cứng HDL, mà phổ biến là VHDL và Verilog HDL.  Nhập thiết kế sử dụng ngôn ngữ mô tả phần cứng HDL (VHDL, Verilog, ABEL,…): người thiết kế có thể sử dụng chương trình soạn thảo để thực hiện việc mô tả toàn bộ bản thiết kế của mình dưới dạng ngôn ngữ HDL nào đó mà công cụ thiết kế có thể tổng hợp được. Có rất nhiều phương pháp mô tả, mức độ trừu tượng khác nhau khi thiết kế, mỗi cách mô tả khác nhau có thể tạo ra một cấu trúc mạch khác nhau trong CPLD mặc dù chúng có cùng chức năng. Do đó, người thiết kế cần thực hiện phân tích bài toán, tìm hiểu tài nguyên, cấu trúc của CPLD, yêu cầu về thời gian thiết kế để sử dụng kiểu mô tả. Mức độ trừu tượng trong khi mô tả phù hợp vừa đảm bảo yêu cầu về thời gian thiết kế vừa tối ưu được việc sử dụng tài nguyên của CPLD.  Nhập thiết kế dưới dạng sơ đồ: Công cụ thiết kế còn cho phép nhập thiết kế vào dưới dạng sơ đồ, mà điển hình là đồ hình trạng thái, sau đó chúng cũng được chuyển sang HD  Kiểm tra, mô phỏng thiết kế (Design Verification): thực hiện kiểm tra, mô phỏng chức năng hoạt động của thiết kế HDL đã được tạo ra ở trên. Các công cụ thiết kế đều hỗ trợ việc mô phỏng chức năng hoạt động của thiết kế HDL theo mô hình hoạt động, mô phỏng này độc 76 lập với loại CPLD đã được lựa chọn. Bước này có thể không cần phải thực hiện trong khi thiết kế.  Tổng hợp thiết kế (Design Synthesis): sau khi hoàn thành mô phỏng thiết kế, bước tổng hợp tiếp theo có nhiệm vụ chuyển thiết kế dưới dạng file văn bản HDL thành dạng file nestlist thực hiện mô tả mạch thực ở mức thấp dưới dạng cổng logic và kết nối giữa chúng với nhau. Có thể sử dụng các công cụ tổng hợp của các hãng khác nhau. Mỗi công cụ có thể tạo ra file netlist theo định dạng riêng, nhưng có thể đặt lựa chọn để tạo ra file netlist dưới dạng định dạng chuẩn EDIF (Electronic Digital Interchange Format) mà tất cả các công cụ có thể hiểu được. 77 Design Entry Schematic HDL State Machines ECS Verilog/VHDL StateCad Design Verification Functional Simulation Modelsim PE Student, ISI ...