Giáo trình xử lý ảnh y tế Tập 4 P12

Hiển nhiên là cấu trúc này là một cấu trúc tâm thu thực sự như là một cấu trúc pipeline. Vậy ưu điểm của cấu trúc là gì? Nếu tìm hiểu lại cách xây dựng hệ thống pipeline tự động chúng ta thấy thời gian trễ tổng sẽ tăng lên nếu tốc độ nạp vào tăng lên. Làm thế nào chúng ta đạt được điều này? Chúng ta sẽ dùng một thực tế là Y(z) là X(z) có các trễ bằng nhau và bị nhiễu gợn qua hệ thống ở cùng một tốc độ. ...
Nội dung trích xuất từ tài liệu:
Giáo trình xử lý ảnh y tế Tập 4 P12 Yi  z 1 [ h (i ) X i  Yi 1 ] (16.33)ở đ ây Y-1 = 0.0 và Y-N = Y(z) Chú ý rằng Y(z) là một trễ của tín hiệu đầu ra thực sự N+1 chu k ỳ. Biểuthức (16.31) và (16.33) xác định cấu trúc của phần tử xử lý và mảng tâm thu.Chúng được giới thiệu trên hình 16.11. Hiển nhiên là cấu trúc này là một cấutrúc tâm thu th ực sự như là một cấu trúc pipeline. Vậy ưu điểm của cấu trúc làgì? Nếu tìm hiểu lại cách xây dựng hệ thống pipeline tự động chúng ta thấythời gian trễ tổng sẽ tăng lên nếu tốc độ nạp vào tăng lên. Làm thế nào chúngta đạt đ ược điều n ày? Chúng ta sẽ d ùng một thực tế là Y(z) là X(z) có các trễbằng nhau và b ị nhiễu gợn qua hệ thống ở cùng một tốc độ. Điều thực sự làmcho hệ thống chậm lại là X(z) sẽ phải chờ để hoàn thành phép nhân cộng củamột từ trước khi một tín hiệu mẫu đầu vào mới đư ợc đưa vào. Cái mà chúng ta mong muốn làm bây giờ là chia nhỏ các PE th ành các đơnvị nhỏ hơn và điều này điều kiển tốc độ đưa vào và tác động tổng thể tăng thờigian trễ. Hình 16.12 giới thiệu cách thay đổi PE để tăng tốc độ đưa vào. Phầncần phải cộng thêm vào là các dây trễ cho Xi và Yi để là cho các đầu vào có thểbắt kịp với xử lý của bộ nhân pipeline. Các dây trễ n ày đồng thời cũng đượcđặt vào bus X cho phép Xi và Yi truyền đồng thời. Các bộ nhân được thiết kếvới tốc độ đưa vào vượt quá 300 Mhz, và thế cấu trúc bộ lọc FIR thiết kế dùngkỹ thuật n ày có th ể xử lý 300 triệu từ/giây. Thời gian trễ tổng cho hệ thống nàysẽ tăng lên như d ự đoán. Các PE có kiểu giới thiệu trong hình 16.12 thì thông th ường không đượcxây d ựng từ các chip riêng lẻ, bao gồm các thanh ghi và các bộ nhân m à đượcxây d ựng từ các thiết kế tu ỳ chọn VLSI (hầu hết các trường đại học ở Bắc Mỹcó các cơ sở sản xuất các bo mạch n ày). Dựa trên yêu cầu của các thiết kế n ày,các nhà sản xuất VLSI phải làm cho chúng có d ạng giống các PE. Hình 16.11 (a) Cấu trúc PE; (b) Cấu trúc tâm thu thực, pipeline th ực của bộ lọc FIR. 428 Hình 16.12 Đường ống PE. Th ực hiện của các cấu trúc FIR 2 -D theo kiểu cấu trúc tâm thu như cấu trúcpipeline có thể được tạo ra dùng nhiều loại cấu trúc tương tự như cấu trúc 1-DFIR của hình 16.11 b và các PE như trong hình 16.12, có kèm theo các dây trễsố (các thanh ghi dịch chiều dài, chiều rộng một từ  chiều dài bằng chiều rộngảnh). Một cấu trúc tâm thu pipeline 2  2 FIR được giới thiệu trong hình16.13. Cấu trúc này đư ợc thiết kế thích ứng cho xử lý tín hiệu video tốc độcao. Kiểu cấu trúc n ày, nếu thực hiện d ùng PE của hình 16.12, được gọi là tâmthu mức bit. H ình 16.13 Bộ lọc FIR 2-D ống tâm thu. 42916.5 Thực hiện tâm thu của các bộ lọc 2-D IIR Các bộ lọc hai chiều IIR có thể chiếu lên các cấu trúc tâm thu dùng giả thiếtbiến đổi z được mô tả ở trong phần trên. Tuy nhiên, có thể biến đổi các bộ lọcIIR như một cấu trúc pipeline thực sự. Lý do là các tín hiệu ra quá khứ thì cầnđể tính các tín hiệu ra hiện tại, và vì lý do đấy, pipeline về mặt vật lý là khôngthể được. Các bộ lọc IIR có thể được thực hiện nh ư cấu trúc tâm thu mức từ.Một ví dụ cho thực hiện được cho ở d ưới đây. Chúng ta hãy xem xét một bộ lọc 2  2 FIR được cho bởi 2  2 2  a X (z , z )z j   j  i Y ( z1 , z 2 )    ij  bijY ( z1 , z2 ) z2  z1 (16.34) 1 2 2  i 0 j 0 j 0     i j0 Điều n ày có thể biểu diễn th ành 2 Y ( z1 , z 2 )   [(aio X ( z1 , z 2 ))  bioY ( z1 , z 2 ))  z 2 1{( ai1 X ( z1 , z 2 ) (16.35) i 0 1 i  bi1Y ( z1 , z2 ))  z ( ai 2 X ( z1 , z 2  bi 2Y ( z1 , z 2 ))}]z 2 1 Với b00 = 0. Hình 16.14 (a) PE một chốt ra; (b) PE không chốt ra; ...