Nghiên cứu đề xuất nâng cao bảo mật chống tấn công kênh bên cho hệ vi xử lý kiến trúc RISC-V được tích hợp lõi AES-128

Bài viết "Nghiên cứu đề xuất nâng cao bảo mật chống tấn công kênh bên cho hệ vi xử lý kiến trúc RISC-V được tích hợp lõi AES-128" nhằm đánh giá về khả năng dễ bị tấn công bảo mật đối với các hệ thống mã hóa AES-128 trước phương pháp tấn công phân tích kênh bên công suất tiêu tụ. Tiếp theo, chúng tôi đề xuất biện pháp chống tấn công bằng cách thay đổi xung nhịp ngẫu nhiên cho khối mã hóa sử dụng kỹ thuật trải phổ (SSCG: Spread-Spectrum Clock Generation). Mời các bạn cùng tham khảo!
Nội dung trích xuất từ tài liệu:
Nghiên cứu đề xuất nâng cao bảo mật chống tấn công kênh bên cho hệ vi xử lý kiến trúc RISC-V được tích hợp lõi AES-128 Hội nghị Quốc gia lần thứ 26 về Điện tử, Truyền thông và Công nghệ Thông tin (REV-ECIT2023) Nghiên cứu đề xuất nâng cao bảo mật chống tấn công kênh bên cho hệ vi xử lý kiến trúc RISC-V được tích hợp lõi AES-128 Lưu Văn Tuấn1, Nguyễn Viết Dương1*, Trịnh Quang Kiên1, Hoàng Văn Phúc1, Nguyễn Văn Trung1, Đào Bá Anh2 1 Đại học Kỹ thuật Lê Quý Đôn, số 236 Hoàng Quốc Việt, Hà Nội 2 Học viện Kỹ thuật Mật mã, Thanh Xuân, Hà Nội Email*: nguyenvietduong210896@gmail.com Tóm tắt — Các hệ thống mã hóa tích hợp trên chip đang tấn công bảo mật có thể khai thác lỗ hổng bảo mật này mộttrở nên ngày càng phổ biến. Trong các hệ thống này, các bộ cách hiệu quả, các cuộc tấn công phân tích kênh bên côngtăng tốc mã hóa được tích hợp với nhân xử lý cho phép người suất đã trở nên ngày càng phổ biến với các kỹ thuật, côngdùng khai thác được cả tính linh hoạt của phần mềm và hiệu nghệ ngày càng hiện đại. Các nghiên cứu trước đây đã chỉ ranăng cao của phần cứng. Trước hết, bài báo này nhằm đánhgiá về khả năng dễ bị tấn công bảo mật đối với các hệ thống mã rằng các cuộc tấn công bằng SCA có thể dễ dàng phá vỡ bảohóa AES-128 trước phương pháp tấn công phân tích kênh bên mật của nhiều triển khai mã hóa khác nhau. Do đó, cầncông suất tiêu tụ. Tiếp theo, chúng tôi đề xuất biện pháp chống nghiên cứu về khả năng chống tấn công bằng SCA trên SoCtấn công bằng cách thay đổi xung nhịp ngẫu nhiên cho khối mã mã hóa.hóa sử dụng kỹ thuật trải phổ (SSCG: Spread-Spectrum Clock Trong nghiên cứu này, trước tiên nhóm tác giả đã thựcGeneration). Kết quả thực nghiệm cho thấy mức độ rò rỉ bảo hiện khảo sát và khẳng định các cuộc tấn công phân tíchmật của hệ thống được cải thiện hơn 182 lần so với khi không kênh bên công suất thực tế trên các SoC mã hóa tích hợp làáp dụng biện pháp bảo vệ. khả thi khi chưa áp dụng biện pháp bảo vệ. Sau đó, nhóm tác giả đề xuất một phương pháp thiết kế để tăng cường khả Keywords—Bảo mật phần cứng, RISC-V SoC, AES,MMCM, SSCG. năng chống lại cuộc tấn công phân tích kênh bên công suất trên các SoC mã hóa tích hợp, thực hiện đánh giá khả năng kháng rò rỉ kênh bên công suất. Phương pháp được đề xuất I. GIỚI THIỆU được gọi là chống tấn công SCA bằng cách thay đổi xung Hiện nay, các hệ thống trên chip (SoC: System on Chip) nhịp ngẫu nhiên cho khối mã hóa sử dụng kỹ thuật trải phổđang trở thành giải pháp quan trọng cho các hệ thống nhúng (SSCG: Spread-Spectrum Clock Generation). Nhóm tác giảvới hiệu năng cao. Tiến bộ trong công nghệ chế tạo VLSI thực hiện đánh giá hiệu quả của phương pháp đề xuất bằngcho phép tích hợp hầu hết các thành phần của một hệ thống cách tích hợp bộ tăng tốc mã hóa phần cứng AES-128 vớimáy tính truyền thống vào một SoC duy nhất. Các thành xung nhịp được trải phổ với một RISC-V SoC, thực hiệnphần này thường bao gồm một số nhân xử lý, bộ nhớ, các toàn bộ RISC-V SoC trên bo mạch FPGA Sakura-X và đánhmạch ngoại vi hoặc có thêm các bộ tăng tốc phần cứng. Các giá khả năng kháng rò rỉ bảo mật qua kênh bên công suấtnhân xử lý có thể là một bộ điều khiển, vi xử lý hoặc bộ xử thông qua tiêu chuẩn TVLA (Test Vector Leakagelý chuyên dụng cho ứng dụng cụ thể. Những kiểu kiến trúc Assessment). Trong thiết kế RISC-V SoC, phương pháp đềnày cho phép người dùng tận dụng được tính linh hoạt của xuất cho phép bộ tăng tốc AES-128 hoạt động với các tần sốphần mềm cùng với khai thác được hiệu năng tính toán của xung clock ngẫu nhiên được tạo ra bằng cách sử dụng IPphần cứng. MMCM trong chế độ trải phổ, với các tham số như sau: tần RISC-V là một kiến trúc máy tính với tập lệnh đơn giản số đầu vào 50 MHz, jitter optimation là balanced, chế độ trảihóa thế hệ thứ 5, có mã nguồn mở, thuận tiện cho việc thiết phổ là center high, tần số trung tâm đầu ra là 100 MHz, độkế và triển khai các lõi xử lý hay ...