Quy trình thiết kế và sản xuất vi mạch

Giả định chúng ta muốn thiết kế một hệ thống SoC (System on Chip). Hệ thống này bao gồm 1 CPU 32 bit, một system bus 32 bit, một loạt các thiết bị ngoại vi khác như: điều khiển memory, điều khiển xuất nhập, điều khiển USB..., tất cả các module trên được gắn với system bus. Nhìn chung qui trình thiết hệ sẽ được diễn ra như dưới đây.
Nội dung trích xuất từ tài liệu:
Quy trình thiết kế và sản xuất vi mạch Quy trình thiết kế và sản xuất vi mạchGiả định chúng ta muốn thiết kế một hệ thống SoC (System on Chip).Hệ thống này bao gồm 1 CPU 32 bit, một system bus 32 bit, một loạtcác thiết bị ngoại vi khác như: điều khiển memory, điều khiển xuấtnhập, điều khiển USB..., tất cả các module trên được gắn với systembus. Nhìn chung qui trình thiết hệ sẽ được diễn ra như dưới đây.1. System designPhần thiết kế này đặc biệt quan trọng, người thiết kế thường là trưởngdự án. Người thiết kế phải lý giải 100% hệ thống sắp thiết kế. Ngườithiết kế cần phải hiểu rõ nguyên lý hoạt động của toàn bộ hệ thống,các đặc điểm về công nghệ, tốc độ xử lý, mức tiêu thụ năng lượng,cách bố trí các pins, các lược đồ khối, các điều kiện vật lý như kíchthước, nhiệt độ, điện áp...Tất cả các bước thiết kế trong system design đều được diễn ra màkhông có sự hỗ trợ đặc biệt nào từ các công cụ chuyên dụng.Sau khi có bản thiết kế (yêu cầu) hệ thống, trưởng dự án sẽ chia nhỏcông việc ra cho từng đội thiết kế. Mỗi đội sẽ đảm nhận một bộ phậnnào đó trong hệ thống, ví dụ đội CPU, đội bus, đội peripheral, đội phầnmềm, đội test...2. Function designPhần này là bước kế tiếp của system design, ví dụ cho đội CPU.Team leader sẽ là người quyết định spec. chi tiết của CPU dựa trên yêucầu hệ thống từ trưởng dự án. Các cuộc design review sẽ diễn ra hàngtuần giữa các team leaders và trưởng dự án. Sau nhiều review, thảoluận như vậy, một bản spec. khá chi tiết cho CPU sẽ được hoàn thiệndưới dạng document (word, pdf) với hàng trăm lược đồ khối (blockdiagram), biểu đồ thời gian (timing chart), các loại bảng biểu.Team leader chịu trách nhiệm chia nhỏ công việc cho từng thành viêntrong đội. Ví dụ một người đảm nhận phần ALU, một người đảm nhậnphần Decoder,...Tới lượt mình, từng thành viên sẽ sử dụng các công cụ chuyên dụng đểthiết kế bộ phận (module) mình đảm nhận. Trào lưu hiện nay là dùngngôn ngữ thiết kế phần cứng (Verilog-HDL, VHDL, System-C...) đểhiện thực hóa các chức năng logic. Người ta gọi mức thiết kế này làthiết kế mức RTL (Register Transfer Level). Thiết kế mức RTL nghĩa làkhông cần quan tâm đến cấu tạo chi tiết của mạch điện mà chỉ chútrọng vào chức năng của mạch dựa trên kết quả tính toán cũng như sựluân chuyển dữ liệu giữa các register (flip-flop).Ví dụ một đoạn code Verilog miêu tả một bộ lựa chọn 2 bit:PHP Code:/* 2-1 SELECTOR */module SEL ( A, B, SEL, OUT );input A, B, SEL;output OUT;assign OUT = SEL2_1_FUNC ( A, B, SEL );function SEL2_1_FUNC;input A, B, SEL;if ( SEL == 0 )SEL2_1_FUNC = A;elseSEL2_1_FUNC = B;endfunctionendmoduleThông thường các file text như trên được gọi là các file RTL (trườnghợp viết bằng ngôn ngữ Verilog hoặc VHDL).Để kiểm tra chính đúng đắn của mạch điện, người ta dùng một công cụmô phỏng ví dụ như NC-Verilog (Native Code Verilog) hay NC-VHDLcủa hãng Cadence, ModelSim của hãng Mentor Graphics. Quá trìnhdebug sẽ được lặp đi lặp lại trên máy tính cho tới khi thiết kế thoả mãnyêu cầu từ team leader. Thành quả của thành viên là các file RTL.Team leader sẽ tổng hợp các file RTL từ thành viên, ghép các modulevới nhau thành một module lớn, đó chính là RTL cho cả CPU. Tới lượtmình team leader sẽ dùng simulator để mô phỏng và kiểm tra tínhđúng đắn của CPU, nếu có vấn đề thì sẽ feedback lại cho thành viênyêu cầu họ sửa.Sau khi đã được test cẩn thận, toàn bộ cấu trúc RTL trên sẽ được nộpcho trưởng dự án. Tương tự đối với các module khác: bus,peripherals,...Các module trên lại được tiếp tục ghép với nhau để cấu thành nên mộtSoC hoàn chỉnh, bao gồm: CPU, system bus, peripherals... SoC này làthành quả của phần Function design.3. Synthesis - Place - RouteĐây là bước chuyển những RTLs đã thiết kế ở phần 2 xuống mức thiếtkế thấp hơn. Các chức năng mức trừu tượng cao (RTL) sẽ được hoán(synthesize) đổi thành các quan hệ logic (NOT, NAND, NOR, MUX,...).Các tool chuyên dụng sẽ thực hiện nhiệm vụ này, ví dụ như DesignCompiler của hãng Synopsys, Synplify của hãng Synplicity, XST củahãng Xilinx.... Kết quả hoán đổi sẽ khác nhau tùy theo synthesis toolvà thư viện. Thư viện ở đây là bộ các linh kiện và macro - đượccung cấp bởi các nhà sản xuất bán dẫn. Ví dụ hãng NEC có một thưviện riêng, hãng SONY có một thư viện riêng, hãng Xilinx cũng có thưviện của riêng mình. Việc chọn thư viện nào phụ thuộc vào việc hãngnào sẽ sản xuất chip sau này. Ví dụ SoC lần này sẽ mang đi nhờ TSMCcủa Đài Loan sản xuất, vậy sẽ chọn thư viện của TSMC.Kết quả của bước Synthesis này là các net-list cấu trúc theo một tiêuchuẩn nào đó, thường là EDIF (Electronic Design Interchange Format).Net-list đánh dấu sự hoàn thành thiết kế SoC ở mức độ thượng lưu.4. Layout designPhần này là khởi đầu cho thiết kế mức hạ lưu, thường được đảmnhiệm bởi chuyên gia trong các hãng sản xuất bán dẫn. Họ sử dụngcác công cụ CAD để chuyển net-list sang kiểu data cho layout. Netlistsẽ trở thành bản vẽ cách bố trí các transistor, capacitor, resistor,... Ởđây phải tuân thủ nghiêm ngặt một thứ gọi là Design Rule. Ví dụ chipdùng công nghệ 65nm thì phải dùng các kích thước là bội số của65nm...Keyword: DRC (design rule check), LVS (layout versus schematic),layout design5. Mask pattern designBước kế tiếp của layout design là mask pattern. Phần này thực ragiống hệt với artwork trong thiết kế bản in. Các bộ mask (cho các bướcsản xuất khác nhau) sẽ được tạo ra dưới dạng data đặc biệt. Mask datasẽ được gửi tới các nhà sản xuất mask để nhận về một bộ mask kimloại phục vụ cho công việc sản xuất tiếp theo.6. Sản xuất maskCó thể xem mask là cái khuôn để đúc vi mạch lên tấm silicon. Côngnghệ sản xuất mask hiện đại chủ yếu dùng tia điện tử (EB - ElectronBeam). Các điện tử với năng lượng lớn (vài chục keV) sẽ được vuốtthành chùm và được chiếu vào lớp film Crom đổ trên bề mặt tấm thủytinh. Phần Cr không bị che bởi mask (artwork) sẽ bị phá hủy, kết quảlà phần Cr không bị chùm electron chiếu và ...