The Verilog Hardware Description Language

Các ngôn ngữ Verilog là một ngôn ngữ mô tả phần cứng cung cấp một phương tiệnchỉ định một hệ thống kỹ thuật số tại một loạt các mức độ trừu tượng. Ngôn ngữ hỗ trợcác khái niệm giai đoạn đầu của thiết kế với mức độ hành vi của nó trừu tượng, vàviệc thực hiện giai đoạn sau này với sự trừu tượng hóa cấu trúc của nó. Ngôn ngữ bao gồmphân cấp xây dựng, cho phép các nhà thiết kế để kiểm soát sự phức tạp của một mô tả...
Nội dung trích xuất từ tài liệu:
The Verilog Hardware Description LanguageThe Verilog® Hardware Description Language, Fifth EditionThis page intentionally left blankThe Verilog® Hardware Description Language, Fifth Edition Donald E. Thomas ECE Department Carnegie Mellon University Pittsburgh, PA Philip R. Moorby Co-design Automation, Inc. www.co-design.comVerilog® is a registered trade mark of Cadence Design Systems, Inc.eBook ISBN: 0-306-47666-5Print ISBN: 1-4020-7089-6©2002 Kluwer Academic PublishersNew York, Boston, Dordrecht, London, MoscowPrint ©2002 Kluwer Academic PublishersDordrechtAll rights reservedNo part of this eBook may be reproduced or transmitted in any form or by any means, electronic,mechanical, recording, or otherwise, without written consent from the PublisherCreated in the United States of AmericaVisit Kluwer Online at: http://kluweronline.comand Kluwers eBookstore at: http://ebooks.kluweronline.com To Sandie,and John and Holland, and Jill.This page intentionally left blankPreface xvFrom the Old to the New xviiAcknowledgments xxi1 Verilog – A Tutorial Introduction 1Getting Started 2 A Structural Description 2 Simulating the binaryToESeg Driver 4 7 Creating Ports For the Module Creating a Testbench For a Module 8 11Behavioral Modeling of Combinational Circuits 12 Procedural Models Rules for Synthesizing Combinational Circuits 13 14Procedural Modeling of Clocked Sequential Circuits 15 Modeling Finite State Machines 18 Rules for Synthesizing Sequential Systems 19 Non-Blocking Assignment ( The Verilog Hardware Description Languageviii Complications — Inferred Latches 42 Using Case Statements 43 Specifying Don t Care Situations 44 Procedural Loop Constructs 46 48 Inferring Sequential Elements Latch Inferences 48 50 Flip Flop Inferences Summary 52 Inferring Tri-State Devices 52 Describing Finite State Machines 53 An Example of a Finite State Machine 53 56 An Alternate Approach to FSM Specification Finite State Machine and Datapath 58 58 A Simple Computation A Datapath For Our System 58 Details of the Functional Datapath Modules 60 Wiring the Datapath Together 61 Specifying the FSM 63 Summary on Logic Synthesis 66 68 Exercises 3 Behavioral Modeling 73 Process Model 73 If-Then-Else 75 Where Does The ELSE Belong? 80 The Conditional Operator 81 82 Loops Four Basic Loop Statements 82 Exiting Loops on Exceptional Conditions 85 Multi-way Branching 86 If-Else-If 86 Case 86 Comparison of Case and If-Else-If 89 Casez and Casex 90 Functions and Tasks 91 Tasks 93 Functions 97 A Structural View 100 Rules of Scope and Hierarchical Names 102 Rules of Scope 102 Hierarchical Names ...