Danh mục

Thiết kế IC trên FPGA - 1

Số trang: 16      Loại file: pdf      Dung lượng: 755.88 KB      Lượt xem: 1      Lượt tải: 0    
thaipvcb

Hỗ trợ phí lưu trữ khi tải xuống: 11,000 VND Tải xuống file đầy đủ (16 trang) 0

Báo xấu

Xem trước 2 trang đầu tiên của tài liệu này:

Thông tin tài liệu:

Mạch nhân có 2 input a, b đều là 4 bit thì output phải là mấy bit?
Nội dung trích xuất từ tài liệu:
Thiết kế IC trên FPGA - 1 IC trên FPGA(Field-Programmable Gate Array ) Bá viên Khoa CNTT 1Multiplier ( nhân) nhân có 2 input a, 4 b là 4 bit thì output là bit? 8 Multiplier 4 => output q 8 bit Verilog ta dùng gán: assign q = a * b; 22009 Bá , GV khoa CNTT,Multiplier, trình 4 module Multiplier(a, b, q); 8 input [3:0] a, b; Multiplier 4 output [7:0] q; assign q = a * b; Cell Usage : endmodule # BELS : 72 # AND2 : 37 # OR2 : 14 # OR3 :1 Khi xem report ta : # XOR2 : 20 4x4-bit multiplier : 1 # IO Buffers : 16 # IBUF :8 # OBUF :8 32009 Bá , GV khoa CNTT, Comparator ( so sánh) so sánh : 8 Khi a > b thì cho ra giá 1, 1 Greater không thì cho ra giá 8 0.module Greater(a, b, a_gt_b); input [7:0] a, b; output a_gt_b; assign a_gt_b = (a > b)? 1b1 : 1b0;endmodule 4 2009 Bá , GV khoa CNTT, Comparator ( so sánh) 8 so sánh 1 Khi a = b thì cho ra giá 1, Equal 8 không thì cho ra giá 0.module Equal(a, b, a_eq_b); input [7:0] a, b; output a_eq_b; assign a_eq_b = (a == b);endmodule 5 2009 Bá , GV khoa CNTT,ROM ROM mô 4 8 nào? ROM Input là các ô addr data Output là giá trong ô addr data 0 0 quan 1 1 addr và data 2 4 Mô : 3 9 Dùng gì mô 14 196 ? 15 225 62009 Bá , GV khoa CNTT, trìnhmodule ROM(addr, data); input [3:0] addr; Macro Statistics output [7:0] data; # ROMs :1 assign data = romOut(addr); 16x8-bit ROM : 1 function [7:0] romOut; input [3:0] addr; case (addr) 0: romOut = 0; 1: romOut = 1; 14: romOut = 196; 15: romOut = 225; endcase endfunctionendmodule 7 2009 Bá , GV khoa CNTT, là màtín ra vào giávào mà cònvào tín ra hiên . 8D Flip-flop D D Flip-flop là gì? D Q flip-flop Clk công tác D Flip- flop rising edge (thay thái khi clock 0 sang 1) Clock D Q Qprev Rising edge 0 0 X Rising edge 1 1 X Non-Rising X Qprev 92009 Bá , GV khoa CNTT, Module D_FlipFlopmodule D_FlipFlop(clk, D, Q); input clk, D; output Q; reg Q; always @(posedge clk) begin ra Q D Flip-flop có set, reset Khi tín set 1 thành Set 0 thì Q 1 D D Khi tín ...

Tài liệu được xem nhiều: