Bài giảng Công nghệ vi mạch điện tử: Phần 2 - Trường Đại học Thái Bình

Tiếp nội dung phần 1, Bài giảng Công nghệ vi mạch điện tử: Phần 2 được biên soạn gồm các nội dung chính sau: Công nghệ vi mạch tích hợp; bộ nhớ; công nghệ FPGA. Mời các bạn cùng tham khảo!
Nội dung trích xuất từ tài liệu:
Bài giảng Công nghệ vi mạch điện tử: Phần 2 - Trường Đại học Thái Bình CHƯƠNG 5: CÔNG NGHỆ VI MẠCH TÍCH HỢP Sau khi tìm hiểu vể ý nghĩa mạch tích hợp cung như cấu trúc các linh kiện tích hợp ở những chương trước, chương này sẽ phân tích cụ thể công nghệ tích hợp ngày nay đang dung như Bipolar, CMOS và BiCMOS. Đồng thời phân tích cụ thể hơn các bước tạothành một IC từ ý tưởng ban đầu đến khi hình thành một chip sử dụng thực tế bên ngoài. 5.1 Các bước thiết kế và chế tạo một IC. Ý tƣởng Thiết kế kiến trúc Thiết kế logic Thiết kế vật lý Sản xuất Chíp 5.1.1 Thiết kế hệ thống ( System design) Phần thiết kế này đặc biệt quan trọng, người thiết kế thường là trường dự án. Người thiếtkế phải lý giải 100% hệ thống sắp sếp thiết kế. Người thiết kế cần phải hiểu rõ nguyên lý hoạt động của toàn bộ hệ thống, các đặc điểm của công nghệ vi mạch, tốc độ xử lý mức tiêu thụ năng lượng cách bố trí các pins, các lược đồ khối, các điều kiện vật lý nư kích thước, nhiệt độ, điện áp. Tất cả các bươc thiết kế trong system design đều được diễn ra mà không có sự hỗ trợ đặc biệt nào tử các công cụ chuyên dụng. Sau khi cơ bản thiết kế yêu cầu của hệ thống, tương tự dự án sẽ chia nhỏ công việc ra cho tương ứng đội thiết kế. Mỗi đội sẽ đảm nhận một bộ phận nào đó trong hệ thống, ví dụ đồi CPU, đội bus peripheral, đội phần mềm, đội test. 55 5.1.2 Thiết kế chức năng ( Funtion design) Phân này là bước kế tiếp của System design, ví dụ cho đội CPU Team leader sẽ là người quyết định spee, chi tiết của CPU dựa trên yêu cầu hệ thống từ trường dự án. Các cuộc design review, thảo luận như vậy, mối một spee, khá chi tiết cho CPU sẽ được hoàn thiện dưới dạng document ( word, pdf) với hàng trăm lược đồ khối ( block diagram) biểu đồ thời gian ( timing chart) các loại bang biểu. Tea, leader chịu trách nhiệm chia nhỏ công việc cho từng thành viên trong đội VD một người đảm nhận ALU, một nười đảm nhận phần Decoder. Tới lượt mình từng thành viên sẽ sử dụng các công cụ chuyên dụng để thiết kế bộ phận ( modun) mình đảm nhận. Trào lưu hiện nay là dung ngôn ngữ thiết kế phần cứng ( Verilog – HDL, VHDL, System – C….) để hiện thực hóa các chức năng logic, người ta gọi mức thiết kế này là thiết kế mức RTL ( Register Transfer Level). Thiết kế mức RTL nghĩa là không cần quan tâm đến cấu tạo chi tiết của mạch điện mà chú trọng và chức năng của mạch dựa trên kết quả tính toán cũng như suy luân chuyển dữ liệu giữa các register. ( flip – flop) Thông thường các file text như trên được gọi là các file RTL ( trường hợp viết bằng ngônngữ Verilog hoặc VHDL) Để kiểm tra tính đúng đắn của mạch điện, người ta dung một công cụ mô phỏng ví dụ như NC – Verilog ( Native Code Verilog ) hay NC – VJDL cảu hang Cadence ModeSim của hang Mentor Graphics. Quá trình debug sẽ được lặp đi lặp lại trên máy tính cho tới khi thiết kế thỏa mãn yêu cầu từ team leader. Thành quả của thành viên là các file RTL Team leader sẽ tổng hợp các file RTL từ thành viên, ghép các module với nhau thành một module lớn, đó chính là RTL cho cả CPU. Tới lượt mình team leader sẽ dung simulator để mô phỏng và kiểm tra tính đúng đắn của CPU, nếu có vấn đề thì sẽ feedback lại cho thành viên yêu cầu họ sửa. Sauk hi đã được test cẩn thận, toàn bộ cấu trúc RTL trên sẽ được nộp cho trường dự án. Tương tụ đối với các module khác: bus, peripherals... Các Module trên lại được tiếp tục ghép với nhau để cấu thành nên một SoC hoàn chỉnh bao gồm CPU, system bus, peripherals. SoC này là thành quả của phần Funtion degign. 5.3 Tổng hợp – Sắp đặt linh kiện – vẽ dây kết nối ( Synthesis – Place – Route) Đây là các bước chuyển những RTLs đã thiết kế ở phần 2 xuống mức thấp hơn. Các chức năng mức trừu tượng cao ( RTL) đẽ được hoán ( synthesize) đổi thành các hệ logic ( NOT, NAND, NOR, MUX...) Các tool chuyên dụng sẽ thực hiện nhiệm vụ này, ví dụ như Design Compiler của hãng Synopsys, Synplify của hãng Synplicity, XST của hãng 56 Xinlinx. Kết quả hoán đổi sẽ khác nhau tùy theo synthesis tool và thư viện. Thư viện ở đây là bộ các linh kiện và macro được cung cấp bởi thư viện riêng. Hãng Xilinx cũng có thư viện của riêng mình. Việc chọn thư viện nào phụ thuộc vào việc hãng nào sẽ sản xuất chip sau này. Ví dụ SoC lần này sẽ mang đi nhờ TSMC của Đài Loan sản xuất, vậy sẽ chọn thư viện của TSMC. Kết quả của các bước này Synthesis này là các net – list cấu trúc theo một tiêu chuẩn nào đó, thường là EDIF ( Electronic Design Interchage Format) Net-list đánh dấu sự hoàn thành thiết kế SoC ở mức độ thượng lưu. 5.1.4 Thiết kế phân lớp ( layout design) Phân này là khởi đầu cho thiết kế mức “ hạ lưu”, thường được dảm nhiệm bời chuyên gia trong các hang sản xuất bán dẫn. Họ sử dụng các công cụ CAD để chuyển net-list sang kiển data cho layout. Netlist sẽ trở thành bản vẽ cách bố trí các transistor, capacitor, resistor… Ở đây phải tuân thủ nghiêm ngặt một thứ gọi là Design Rule. VD chip dùng công nghệ 65nm thì phải dùng các kích thước là bội số của 65nm, 5.1.5 Thiết kế các mặt nạ ( Mask pattern design) Bước tiếp của layout design là mask pattern. Phần này thực ra giống hệt với artwork trong thiết kế bản in. Các bộ mask ( cho các bước ản xuất khác nhau) sẽ được tạo ra dưới dạng data đăc biệt. Mask sẽ được gửi tới các nhà sản xuất mask để nhạn về một mask kim loại phục vụ cho công việc sản xuất tiếp theo. 5.1.6 Sản xuất mask Có thể xem mask là cái khuôn để đúc vi mạch lên tấm silicon. Công nghệ sản xuất mask hiện đại chủ yếu dùng tia điện tử ( EB – Electronic Beam). Các điện tử với năng lượng lớn ( vài chục keV ) sẽ được vuốt thành chum và được chiếu vào lớp film Crom đổ lên bề mặt tấm thủy tinh. Phần Cr không bị che ...