Bài giảng HDL & FPGA - Chương 5: Các vấn đề khác

Bài giảng HDL & FPGA - Chương 5: Các vấn đề khác. Chương này cung cấp cho sinh viên những nội dung kiến thức gồm: interesting topics in the field of Reconfigurable Computing (FPGA); Network-on-Chip - bối cảnh ra đời; Signal processing & Machine learning applications on FPGA; Hybrid reconfigurable CPUs; một vài ứng dụng trên FPGA;... Mời các bạn cùng tham khảo!
Nội dung trích xuất từ tài liệu:
Bài giảng HDL & FPGA - Chương 5: Các vấn đề khác Các vấn đề khác305 5. Interesting topics in the field of Reconfigurable Computing (FPGA)• FPGA-based Embedded System Design  Xilinx MicroBlaze: 32-bit soft core configurable processor  EDK (Embedded Development KIT)• Partial Reconfiguration• Dynamically Reconfiguration• High Performance Computing (HPC)  Tính toán hiệu năng cao• Network-on-Chip (NoC) implementation on FPGA• Machine Learning & Signal Processing Algorithms on FPGAs  Artificial Neural Networks  Support Vector Machines• Hybrid Reconfigurable Processors306 MicroBlaze307 MicroBlaze (cont.)308 Network-on-Chip: Bối cảnh ra đời • SoC (System on Chip) và MPSoC (Multi Processor SoC) khiến cho lượng dữ liệu trao đổi tăng lên nhanh chóng • Các kiến trúc truyền dữ liệu truyền thống (Point-to-Point, Bus, Multi-Bus) bộc lộ nhiều hạn chế • Cần một kiến trúc truyền thông hiệu quả cho các thiết kế SoC và MPSoC ? Network-on-Chip (Mạng trên Chíp) Ứng dụng mô hình mạng máy tính trong thiết kế kiến trúc truyền thông cho chíp Thực hiện thử nghiệm trên FPGA309 Network-on-Chip: BASIC NoC (2007)• BASIC NoC thực hiện trên KIT Spartan-3E XC3S500E (60% tài nguyên)• Xung clock: 50 MHz; Băng thông của 1 link: 100 Mbps• Tham khảo: Huynh Viet Thang; Pham Ngoc Nam, Prototyping of a Network-on-Chip on Spartan 3E FPGA,“ IEEE-ICCE 2008310 Signal Processing & Machine Learning Applications on FPGA• High performance floating-point operators on FPGA• Image Processing Algorithms on FPGA• Neural Network on FPGA• Support Vector Machine311 Hybrid Reconfigurable CPUs312 Một vài ứng dụng trên FPGA• Chuyển đổi không gian màu (RGB-YCbCr conversion)• Tách biên ảnh (Edge detection)• Nhận dạng chữ số viết tay bằng Artificial Neural Network (mạng nơ-ron nhân tạo) trên FPGA• Thiết kế và thực thi mạng nơ-ron sâu (Deep Neural Network) trên FPGA 31Biến đổi không gian màu(RGB-YCbCr conversion) với FPGA + nhanh hơn 75x + chất lượng chấp nhận được 31 Tách biên ảnh (Edge Detection)MATLAB Simulink + Xilinx System Generator (XSG) for DSP XSG 31Mạng nơ-ron nhân tạo trên FPGA ứng dụng trong nhận dạng ANN IP core 2-layer feedforward neural network, 22 neurons, for Handwritten Digit Recognition with MNIST database31 Thực hiện mạng nơ-ron nhân tạo trên FPGA: Lõi IP ANN• Mạng neural lan truyền thẳng 2 lớp  20 đầu vào, 12 neuron ở lớp ẩn, 10 neuron ở lớp ra• Ứng dụng nhận dạng chữ số viết tay• Huấn luyện với CSDL MNIST  60.000 mẫu huấn luyện, 10.000 mẫu kiểm tra• Tổng hợp và kiểm tra trên FPGA Virtex-5 XC5VLX-110T  Tần số tối đa: fmax = 205 MHz  Sử dụng 28.340 slices / 69.120 (41%) tài nguyên phần cứng FPGA• Định dạng dữ liệu: số thực dấu phẩy động bán chính xác (16-bit)• Cho tỉ lệ nhận dạng đúng > 90%• Tốc độ nhận dạng: ~ 8.0 micro-second / mẫu• Khả năng học: đang phát triển. 317 Lõi IP ANN 2017 Tham khảo tại: https://sites.google.com/site/hvthangete/research/annA customizable hardware architecture for multilayer ANNs on FPGAs+ Design and develop the ANN IP core architecture with VHDL+ Design on PC the ANN model, then train the handwritten digit images (using MNIST database) off-line with MATLABto have the optimal weights+ Map the designed ANN (VHDL) with (hard-coded on-chip) optimal weights onto FPGA and synthesize to have theANN IP core+ Connect the ANN IP core to the 32-bit MicroBlaze embedded processor via PLB and perform recognition with inputdata fed from PC via UART interface+ ANN IP core architecture: 784-12-12-10 (1 input layer, 2 hidden layers, 1 output layer)+ Number format used for weight storage and ANN computation: IEEE-compliant 16-bit half precision floating-pointformatDatabase and Recognition rate+ MNIST database [1]: 60.000 images for training, 10.000 images for testing, 28x28 grayscale image+ Recognition rate: 94.13% (9413 correctly recognized samples /10000 test samples)Hardware platform and Execution Performance+ Platform: Xilinx Virtex-5 XC5VLX-110T, MicroBlaze with PLB+ fmax = 193 MHz (ISE synthesis report)+ IP core Latency = 10643 clock cycles per MNIST image (28x28 = 784 pixels)+ Running on MicroBlaze at a ...