Bài giảng Thiết kế hệ thống cơ điện tử: Chương 5 - Chất lượng hệ thống cơ điện tử

Bài giảng "Thiết kế hệ thống cơ điện tử: Chương 5 - Chất lượng hệ thống cơ điện tử" trình bày các nội dung chính sau đây: Chỉ tiêu chất lượng hệ thống; Sai số xác lập; Đáp ứng quá độ; Quan hệ tần số với chất lượng hệ thống trong miền thời gian. Mời các bạn cùng tham khảo nội dung bài giảng!
Nội dung trích xuất từ tài liệu:
Bài giảng Thiết kế hệ thống cơ điện tử: Chương 5 - Chất lượng hệ thống cơ điện tử ME3081: Mechatronic System Design Lecturer: PhD. Dang Thai Viet Mechatronic Department, School of Mechanical Engineering, HUST Viet.dangthai@hust.edu.vn 2 Chương 5. Chất lượng hệ thống Cơ điện tử ME3081: Mechatronic System Design Mục 1. Chỉ tiêu chất lượng hệ thống Mục 2. Sai số xác lập Mục 3. Đáp ứng quá độ Mục 4. Quan hệ tần số với chất lượng hệ thống trong miền thời gian 3 5.1. Chỉ tiêu chất lượng hệ thống (1) ❑ Chất lượng hệ thống • Ổn định là điều kiện cần của một hệ thống. Một hệ thống ổn định chưa đủ chính xác hay quá trình quá độ dài hạn. • Cần khảo sát quá trình điều khiển hệ thống, dùng các tín hiệu thường gặp (phổ biến) hoặc dạng tác động hiếm gặp (đột biến) • Các tín hiệu phổ biến dạng bậc thang đơn vị, dạng hàm tăng dần đều hay sóng điều hòa. 4 5.1. Chỉ tiêu chất lượng hệ thống (2) Hình 5.1. Quá trình quá độ và xác lập của hệ thống theo thời gian thực 5 5.1. Chỉ tiêu chất lượng hệ thống (3) ❑ Độ vọt điều chỉnh (overshoot) • Là hiện tượng đáp ứng của hệ vượt quá giá trị xác lập cmax − c xl POT = 100% c xl Hình 5.2. Chỉ tiêu chất lượng overshoot 6 5.1. Chỉ tiêu chất lượng hệ thống (4) ❑ Thời gian quá độ (Setting time) • Thời gian cần thiết để sai lệch giữa đáp ứng hệ thống và giá trị xác lập của nó không vượt quá %  2% hoặc 5% (đạt trạng thái xác lập) ❑ Thời gian lên (Rise Time) • Thời gian cần thiết để đáp ứng hệ thống tăng từ 10% đến 90% giá trị xác lập của nó. Hệ số nói lên khả năng kích gia tăng của hệ thống theo t. a. tqd thời gian quá độ b. tr thời gian tăng Hình 5.3. Chỉ tiêu chất lượng setting time và rise time 7 5.1. Chỉ tiêu chất lượng hệ thống (5) ❑ Thời gian trễ (Delay Time): • Được xác định tại thời điểm đạt 50% giá trị xác lập. Thông số nói đến khả năng đáp ứng của hệ thống khi làm việc. ❑ Sai số xác lập (steady state error) • Sai số là sai lệch giữa tín hiệu đặt và tín hiệu hồi tiếp: e(t ) = r (t ) − cht (t )  E (s ) = R(s ) − Cht (s ) 8 5.1. Chỉ tiêu chất lượng hệ thống (6) Hình 5.4. Sai số xác lập • Sai số xác lập là sai số của hệ thống khi thời gian tiến tới vô cùng exl = lim e(t )  exl = lim sE (s ) t → s →0 9 5.2. Sai số xác lập (1) • Các tín hiệu thử đầu vào được sử dụng để thiết kế và phân tích sai số xác lập ❑ Hàm chuẩn đầu vào là hàm nấc a) G(s)H(s) không có khâu tích phân b) G(s)H(s) có khâu tích phân Hình 5.5. Sai số xác lập khi hàm đầu vào là hàm nấc • Tín hiệu đầu vào: với 10 5.2. Sai số xác lập (2) ❑ Hàm chuẩn đầu vào là hàm dốc a) Không có khâu tích phân b) Một khâu tích phân c) Hơn một khâu tích phân Hình 5.6. Sai số xác lập khi hàm đầu vào là hàm dốc • Tín hiệu đầu vào: với 11 5.2. Sai số xác lập (3) ❑ Hàm chuẩn đầu vào là hàm parabol a) Ít hơn 2 khâu tích phân b) Hai khâu tích phân c) Hơn hai khâu tích phân Hình 5.7. Sai số xác lập khi hàm đầu vào là hàm parabol • Tín hiệu đầu vào: với 12 5.2. Sai số xác lập (4) ❑ Mối liên hệ giữa số khâu tích phân trong hàm truyền hệ hở và sai số xác lập • Phụ thuộc vào số khâu tích phân lý tưởng trong hàm truyền hệ hở mà các hệ số Kp, KI và KD như sau: Bảng 5.1. Quan hệ của số khâu tích phân tới sai số xác lập hệ thống • Hàm nấc, exl bằng 0 khi hàm truyền hệ hở có ít nhất 1 khâu tích phân lý tưởng • Hàm dốc, ...