Giáo trình KỸ THUẬT ĐIỆN TỬ - Chương 5

Chương 5: Transistor hiệu ứng trườngTRANSISTOR HIỆU ỨNG TRƯỜNGNhư đã biết ở chương 4, BJT là Transistor mối nối lưỡng cực có tổng trở vào nhỏ ở cách mắc thông thường. Dòng IC = βIB, muốn dòng IC càng lớn ta phải tăng dòng IB (thúc dòng ngõ vào). Ở chương 5 sẽ tìm hiểu về transistor hiệu ứng trường (FET ≡ Field Effect Transistor). FET có tổng trở vào lớn, dòng ngõ ra được thay đổi bằng cách thay đổi điện áp ở ngõ vào hay nói cách khác dòng giữa cực máng (cực thoát) (D) và cực nguồn...
Nội dung trích xuất từ tài liệu:
Giáo trình KỸ THUẬT ĐIỆN TỬ - Chương 5 Chương 5: Transistor hiệu ứng trường Chương 5 TRANSISTOR HIỆU ỨNG TRƯỜNG Như đã biết ở chương 4, BJT là Transistor mối nối lưỡng cực có tổng trở vào nhỏ ởcách mắc thông thường. Dòng IC = βIB, muốn dòng IC càng lớn ta phải tăng dòng IB (thúcdòng ngõ vào). Ở chương 5 sẽ tìm hiểu về transistor hiệu ứng trường (FET ≡ Field EffectTransistor). FET có tổng trở vào lớn, dòng ngõ ra được thay đổi bằng cách thay đổi điệnáp ở ngõ vào hay nói cách khác dòng giữa cực máng (cực thoát) (D) và cực nguồn (S)được điều khiển bởi điện áp giữa cực cổng (G) và cực nguồn (S).5.1. JFET5.1.1. Cấu tạo – kí hiệu JFET (Junction Field Effect Transistor) được gọi là FET nối. JFET có cấu tạo như D Dhình 5.1. Trên thanh bán dẫnhình trụ có điện trở suất G P P G N N N Pkhá lớn (nồng độ tạp chấttương đối thấp), đáy trênvà đáy dưới lần lượt cho S Stiếp xúc kim loại đưa ra hai (a) (b)cực tương ứng là cực máng Hình 5.1. Cấu tạo của JFET kênh N (a), JFET kênh P (b).(cực thoát) và cực nguồn.Vòng theo chu vi của thanh bán dẫn người ta tạo một mối nối P – N. Kim loại tiếp xúcvới mẫu bán dẫn mới, đưa ra ngoài cực cổng (cửa). D: Drain: cực máng (cực thoát). G: Gate: cực cổng (cực cửa). S: Source: cực nguồn. Vùng bán dẫn giữa D và S được gọi là thông lộ (kênh). Tùy theo loại bán dẫn giữa Dvà S mà ta phân biệt JFET thành hai loại: JFET kênh N, JFET kênh P. Nó có kí hiệu nhưhình 5.2. (a) (b) Hình 5.2. Kí hiệu của JFET kênh N (a), JFET kênh P (b). 88 Chương 5: Transistor hiệu ứng trường Thực tế, cấu tạo của S G DJFET phức tạp hơn. Điển SiO2hình là với công nghệ planar P+ N+ N+– epitaxy, cấu trúc JFETkênh N như hình 5.3. Các N-Si Vùngcực D, G, S đều lấy ra từ trên nghèo Đế P-Sibề mặt của phiến bán dẫn.Các vùng N+ để tạo tiếp xúc Hình 5.3. Cấu trúc JFET chế tạo theo công nghệ planar.không chỉnh lưu giữa cựcmáng, cực nguồn với kênh dẫn loại N. Vùng P+ đóng vai trò cực cổng. Lớp cách điệnSiO2 để bảo vệ bề mặt.5.1.2. Nguyên lí vận chuyển Giữa D và S đặt một điện áp VDS tạo ra một điện trường có tác dụng đẩy hạt tải đa sốcủa bán dẫn kênh chạy từ S sang D hình thành dòng điện ID. Dòng ID tăng theo điện ápVDS đến khi đạt giá trị bão hòa IDSS (saturation) và điện áp tương ứng gọi là điện áp thắtkênh VPO (pinch off), tăng VDS lớn hơn VPO thì ID vẫn không tăng. Giữa G và S đặt một điện áp VGS sao cho không phân cực hoặc phân cực nghịch mốinối P – N. Nếu không phân cực mối nối P – N ta có dòng ID đạt giá trị lớn nhất IDSS. Nếuphân cực nghịch mối nối P – N làm cho vùng tiếp xúc thay đổi diện tích. Điện áp phâncực nghịch càng lớn thì vùng tiếp xúc (vùng hiếm) càng nở rộng ra, làm cho tiết diện củakênh dẫn bị thu hẹp lại, điện trở kênh tăng lên nên dòng điện qua kênh ID giảm xuống vàngược lại. VGS tăng đến giá trị VPO thì ID giảm về 0.5.1.3. Các cách mắc cơ bản của JFET a. JFET mắc kiểu cực nguồn chung (Common Source ≡ CS) Mạch dùng JFET mắc kiểu cực nguồn chung (Common Source ≡ CS) như hình 5.4. +Vcc RD C2 C1 VO Vi RG RS Hình 5.4. JFET mắc kiểu cực nguồn chung. b. JFET mắc kiểu cực cổng chung (Common Gate ≡ CG) 89 Chương 5: Transistor hiệu ứng trường Mạch dùng JFET mắc kiểu cực cổng chung (Common Gate ≡ CG) như hình 5.5. +Vcc RD C2 VO C1 ...