Bài giảng Thiết kế logic số (VLSI design): Chương 2.5 - Trịnh Quang Kiên

Bài giảng Thiết kế logic số (VLSI design) chương 2.5 trình bày về các phát biểu đồng thời trong ngôn ngữ VHDL. Phát biểu đồng thời dùng mô tả cho mạch dạng cấu trúc hoặc dataflow. Mời các bạn cùng tham khảo bài giảng để biết thêm các nội dung chi tiết.
Nội dung trích xuất từ tài liệu:
Bài giảng Thiết kế logic số (VLSI design): Chương 2.5 - Trịnh Quang Kiên Thiết kế logic số (VLSI design) Bộ môn KT Xung, số, VXL quangkien82@gmail.comhttps://sites.google.com/site/bmvixuly/thiet-ke- logic-so 08/2012 Mục đích, nội dung• Nội dung: Phát biểu đồng thời• Thời lượng: 3 tiết bài giảng Chương II: Ngôn ngữ VHDL 2/18 VHDL statementsChương II: Ngôn ngữ VHDL 3/18 Concurrent statementsĐn: Phát biểu được thực thi không phụthuộc vào vị trí xuất hiện trong chươngtrình.Vị trí: Trực tiếp trong mô tả kiến trúcỨng dụng: Dùng mô tả cho mạch dạng cấu trúchoặc dataflow Chương II: Ngôn ngữ VHDL 4/18 Concurrent statements1. PROCESS2. COMPONENT INSTALLATION3. GENERATE4. Concurrent Signal Assignment Chương II: Ngôn ngữ VHDL 5/18 PROCESSØ Mỗi khối câu lệnh PROCESS thực ra là một khối lệnh tuần tựØ Khối PROCESS không có danh sách Sensitive list thì bắt buộc phải xuất hiện lệnh WAITØ Không giới hạn lệnh PROCESS trong một mô tả kiến trúc Chương II: Ngôn ngữ VHDL 6/18 COMPONENT INSTALLATION DECLARATIONCOMPONENT component_name IS GENERIC (generic_variable_declarations ); PORT (input and_output_variable declarations);END COMPONENT component_name; INSTALATIONinstant_name: COMPONENT component_name GENERIC MAP( generic_variables => generic values) PORT MAP (input_and_output_variables => signals); Chương II: Ngôn ngữ VHDL 7/18 EXAMPLE: configurable counterentity counter isgeneric ( N : natural; top_value : std_logic_vector(15 downto 0); SETTOP : boolean := FALSE );port ( count :out std_logic_vector(N-1 downto 0); enable :in std_logic; clk :in std_logic; reset :in std_logic);end entity; Chương II: Ngôn ngữ VHDL 8/18 EXAMPLE: configurable counter-- installation of 4 bit countercounter1: countergeneric map (4, x000a, TRUE)port map (cnt1, enable, clk, reset);counter2: countergeneric map (4, x101a, FALSE)port map (cnt2, enable, clk, reset);counter3: countergeneric map (8, x101b, TRUE)port map (cnt3, enable, clk, reset); Chương II: Ngôn ngữ VHDL 9/18 CONCURRENT SIGNAL ASSIGNMENTSyntax:target CONDITIONAL SIGNAL ASSIGNMENTtarget CONDITIONAL SIGNAL ASSIGNMENTWITH expression SELECTtarget GENERATE[label]:for generate_parameter_specificationgenerate{ concurrent_statement }end generate [label];[label]: if conditiongenerate{ concurrent_statement }end generate [label]; Chương II: Ngôn ngữ VHDL 13/18 Trắc nghiệmCâu 1: Cấu trúc lệnh FOR .. GENERATE thườngdùng trong trường hợp nàoA. Dùng cho các cấu trúc chương trình lặp đi lặp lại giống nhau trong mô tả thiết kế.B. Dùng cho các cấu trúc mô tả lặp lại giống nhau hoặc có quy luậtC. Dùng để mô tả cho vòng lặp cứng trong thiết kế.D. Dùng mô tả các cấu trúc phần cứng có tính tùy biến về số lượng các khối cài đặt. Chương II: Ngôn ngữ VHDL 14/18 Trắc nghiệmCâu 2: Bản chất của câu lệnh PROCESS trongVHDLA. Tạo một quá trình trong mô tả kiến trúc của thiết kế.B. Là một khối lệnh tuần tự.C. Là một khối lệnh chứa là các lệnh tuần tự nhưng được xem như một cấu trúc lệnh đồng thời.D. Là một câu lệnh đồng thời sử dụng trong mô tả các quá trình. Chương II: Ngôn ngữ VHDL 15/17 Trắc nghiệmCâu 3: Ưu điểm cơ bản của sử dụng câu lệnhgán tín hiệu đồng thời so với sử dụng cấu trúctuần tự tương đươngA. Mang lại kết quả thiết kế tối ưu hơnB. Mã chương trình đơn giản và ngắn gọn hơnC. Mô tả sát hơn cấu trúc của mạch và giảm thiểu khả năng gây lỗiD. Giảm thiểu khả năng gây ra lỗi chức năng của mạch. Chương II: Ngôn ngữ VHDL 16/18 Trắc nghiệmCâu 4: Biến generic được sử dụng như thế nàotrong thiết kế VHDLA. Là các tham biến tĩnh ví dụ độ rộng bit, quy định cấu hình chức năng….B. Sử dụng như tham biến khi thiết kế nhưng phải là hằng số khi sử dụng.C. Là một biến phát sinh ra trong quá trình sử dụng khối thiết kế như một khối con.D. Sử d ...