Bài giảng Thiết kế mạch số dùng HDL - Chương 6: Tổng hợp mạch luận lý tổ hợp và tuần tự

Bài giảng Thiết kế mạch số dùng HDL - Chương 6: Tổng hợp mạch luận lý tổ hợp và tuần tự có nội dung trình bày về giới thiệu về quá trình tổng hợp (synthesis); tổng hợp mạch luận lý tổ hợp; tổng hợp mạch luận lý tuần tự; tổng hợp máy trạng thái tường minh (Explicit State Machine); mạch luận lý đồng bộ; mã hóa trạng thái (State Encoding);... Mời các bạn cùng tham khảo!
Nội dung trích xuất từ tài liệu:
Bài giảng Thiết kế mạch số dùng HDL - Chương 6: Tổng hợp mạch luận lý tổ hợp và tuần tựdce 2008 Thiết kế mạch số dùng HDL Chương 6 Tổng hợp mạch luận lý tổ hợp và tuần tựComputer Engineering 2009 Tóm tắt các chương trước • Các bước thiết kế ASIC • Các khái niệm cơ bản, sử dụng bìa Karnaugh để thiết kế bằng tay • Dùng Verilog-HDL để thiết kế mạch số bằng mô hình cấu trúc và mô hình hành vi Dùng những mô hình Verilog khả tổng hợp là cốt lỗi của phương pháp thiết kế tự động Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 2Computer Engineering 2009 Nội dung chính 1. Giới thiệu về quá trình tổng hợp (synthesis) 2. Tổng hợp mạch luận lý tổ hợp 3. Tổng hợp mạch luận lý tuần tự 4. Tổng hợp máy trạng thái tường minh (Explicit State Machine) 5. Mạch luận lý đồng bộ 6. Mã hóa trạng thái (State Encoding) 7. Tổng hợp máy trạng thái ẩn (Implicit State Machine), thanh ghi và bộ đếm 8. Tổng hợp các tín hiệu 9. Tiên đoán kết quả tổng hợp 10. Tổng hợp các vòng lặp 11. Các bẫy thiết kế cần tránh Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 3Computer Engineering 2009 Nội dung chính 1. Giới thiệu về quá trình tổng hợp (synthesis) 2. Tổng hợp mạch luận lý tổ hợp 3. Tổng hợp mạch luận lý tuần tự 4. Tổng hợp máy trạng thái tường minh (Explicit State Machine) 5. Mạch luận lý đồng bộ 6. Mã hóa trạng thái (State Encoding) 7. Tổng hợp máy trạng thái ẩn (Implicit State Machine), thanh ghi và bộ đếm 8. Tổng hợp các tín hiệu 9. Tiên đoán kết quả tổng hợp 10. Tổng hợp các vòng lặp 11. Các bẫy thiết kế cần tránh Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 4Computer Engineering 2009 Các mức trừu tượng • Architectural  Quan hệ vào ra • Logical  Tập hợp các biến và các biểu thức boolean • Physical Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 5Computer Engineering 2009 Góc nhìn • Behavioral Description  Architectural: Algorithm  Logical: ASM • Structural Description  Architectural: datapath elements (register, memory, adders,…), STG, ASM  Logical: Schematic of gates • Physical Description Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 6Computer Engineering 2009 Giới thiệu về tổng hợp 1 Mô tả cấu trúc Mô tả hành vi 2 3 Bộ xử lý, bộ nhớ Giải thuật Thanh ghi, ALU Dòng dữ liệu/RTL Netlist  Đại số boole Hình dạng Cell Layout Mô tả vật lý Thiết kế Vi mạch số dùng HDL ©2009, Pham Quoc Cuong 7Computer Engineering 2009 Tổng hợp luận lý (Logic synthesis) • Sinh ra một mô tả cấu trúc từ mô tả luận lý • Tối ưu netlist và ...