Danh mục

Bài thuyết trình: Tổng hợp mạch trên Design Compiler

Số trang: 30      Loại file: pptx      Dung lượng: 1.03 MB      Lượt xem: 7      Lượt tải: 0    
tailieu_vip

Phí tải xuống: 15,000 VND Tải xuống file đầy đủ (30 trang) 0
Xem trước 3 trang đầu tiên của tài liệu này:

Thông tin tài liệu:

Bài thuyết trình: Tổng hợp mạch trên Design Compiler hướng đến trình bày các vấn đề cơ bản về chu trình tổng hợp mạch số; nhập thiết kế và dữ liệu kỹ thuật; đặt các ràng buộc cho thiết kế; kỹ thuật tổng hợp mạch; khảo sát kết quả. Cùng tìm hiểu và tham khảo nội dung thông tin tài liệu.
Nội dung trích xuất từ tài liệu:
Bài thuyết trình: Tổng hợp mạch trên Design CompilerTổng hợp mạch trên DesignCompilerGVHD: TS.Nguyễn Đức MinhSVTH: Lê Khánh Linh TổnghợpOpenMSP430 1Contents§ Giới thiệu về ASIC§ Tổng hợp mạch số bằng phần mềm Design Compiler (Synopsys)§ References TổnghợpOpenMSP430 2Giới thiệu về ASIC[1]§ Vi mạch tích hợp (Integrated Ciruits) hay vi mạch, mạch tích hợp, gọi tắt là IC: § Các mạch điện chứa các linh kiện bán dẫn (semiconductor) và các linh kiện thụ động (như điện trở) được kết nối với nhau § Kích thước cỡ micromet (hoặc nhỏ hơn) chế tạo trên những phiến silicon.§ ASIC: § (Application Specific Integrated Circuit): vi mạch tích hợp chuyên dụng. § IC được thiết kế dành cho những ứng dụng cụ thể. § Được sử dụng mọi nơi, VD: vi xử lý điện thoại di động, chip xử lý trong máy móc tự động, phương tiện Tổngh truyền thông, xe cộ, ợpOpenMSP430 3 tàu vũ trụ, các hệGiới thiệu về ASIC TổnghợpOpenMSP430 4Giới thiệu về ASIC§ Phân loại dựa trên công nghệ sản xuất và thiết kế: § ASIC trên cơ sở thư viện phần tử logic chuẩn (standard-cell-based ASIC) § ASIC dựa trên mảng logic (gate-array-based ASIC) § ASIC đặc chế hoàn toàn (full-custom ASIC) § ASIC tiền cấu trúc (structured/platform design) § ASIC dung các thư viện phần tử logic và các phần tử thiết kế sẵn (cell libraries, IP-based design) TổnghợpOpenMSP430 5Quy trình thiết kế ASIC TổnghợpOpenMSP430 6Tổng hợp mạch số bằng phần mềmDesign Compiler (Synopsys)1. Chu trình tổng hợp mạch số2. Nhập thiết kế và dữ liệu kỹ thuật3. Đặt các ràng buộc cho thiết kế4. Kỹ thuật tổng hợp mạch5. Khảo sát kết quả TổnghợpOpenMSP430 71. Chu trình tổng hợp mạch số TổnghợpOpenMSP430 82. Nhập thiết kế và dữ liệu kỹ thuật§ Nhập thư viện logic§ Nhập thiết kế RTL§ Nhập dữ liệu vật lý TổnghợpOpenMSP430 92. Nhập thiết kế và dữ liệu kỹ thuật TổnghợpOpenMSP430 10Nhập thư viện logicDC gồm 3 thư viện chính:§ Thư viện logic (target library): các phần tử logic, được sử dụng để kết nối (mapping) trong quá trình tổng hợp.§ Thư viện biểu tượng (symbol library): chứa thông tin có thể nhìn thấy của các phần tử logic (biểu tượng, hình dạng các phần tử logic).§ Thư viện kết nối (link library): cổng logic trong thư viện phụ thuộc vào công nghệ.Ngoài ra còn Search path và synthetic library TổnghợpOpenMSP430 113. Đặt các ràng buộc cho thiết kế (DesignConstraints)§ Design Constraints: yêu cầu mong muốn của thiết kế về tài nguyên và tốc độ.§ Lưu ý: những thông số rang buộc phải thực tế. Thông số không thực tế làm cho mạch bị mở rộng, năng lượng tiêu thụ tăng, tốc độ suy giảm.§ Phân loại rang buộc: § Ràng buộc các đường nối thanh ghi với thanh ghi § Ràng buộc các đường đầu vào § Ràng buộc các đường đầu ra § Thuộc tính môi trường TổnghợpOpenMSP430 12Ràng buộc các đường nối thanh ghi vớithanh ghi1. Chu kì clock (clock period)2. Thời gian đồng hồ không chính xác (clock uncertainty)3. Độ trễ đồng hồ (Clock latency)4. Thời gian đồng hồ quá độ (Clock Transition) TổnghợpOpenMSP430 13Ràng buộc các đường nối thanh ghi vớithanh ghi- Fundamental of Timing TổnghợpOpenMSP430 14Clock§ Create_clock –period 2 [get clock] TổnghợpOpenMSP430 15Capture clock edge và launch clock edge TổnghợpOpenMSP430 16Skew TổnghợpOpenMSP430 17Positive skew và negative skew TổnghợpOpenMSP430 18Clock uncertainty§ Clock uncertainty: độ trễ, sai khác lớn nhất giữa các nhánh trong mạng xung đồng hồ, trong đó clock skew chiếm đa số, ngoài ra còn hiệu ứng xung đồng hồ rung và rìa.§ Set_clock_uncertainty –setup 0.14 [get_clocks CLK] TổnghợpOpenMSP430 19Clock latency§ Clock latency: chênh lệch giữa nguồn xung đồng hồ với mạng xung đồng hồ, bằng tổng thời gian lệch giữa xung đồng hồ gốc đến nguồn xung và qua mạng xung.§ Set_clock_latency –source – max 3 [get_clocks CLK]§ Set_clock_latency –max 1 [get_clocks CLK] TổnghợpOpenMSP430 20 ...

Tài liệu được xem nhiều: