Email liên hệ: hoangquang.dientu@gmail.com Nhận thực hiện hoặc hướng dẫn thiết kế sử dụng ngôn ngữ Verilog HDL trên FPGA – KIT DE1 – DE2. Chi tiết xin liên hệ email. Địa chỉ: Tp. Hồ Chí Minh Đối tượng: Sinh viên và các bạn có nhu cầu về thiết kế số Phương

Email liên hệ: hoangquang.dientu@gmail.com Nhận thực hiện hoặc hướng dẫn thiết kế sử dụng ngôn ngữ Verilog HDL trên FPGA – KIT DE1 – DE2. Chi tiết xin liên hệ email. Địa chỉ: Tp. Hồ Chí Minh Đối tượng: Sinh viên và các bạn có nhu cầu về thiết kế số Phương thức liên hệ: Bước 1: Qua email hoangquang.dientu@gmail.com để thỏa thuận về cách thức làm việc, báo giá, .. Bước 2: Gặp mặt trao đổi và liên hệ qua điện thoại trong suốt thời gian thực hiện (Chú ý: Các bạn cần liên hệ qua email trước để...
Nội dung trích xuất từ tài liệu:
Email liên hệ: hoangquang.dientu@gmail.com Nhận thực hiện hoặc hướng dẫn thiết kế sử dụng ngôn ngữ Verilog HDL trên FPGA – KIT DE1 – DE2. Chi tiết xin liên hệ email. Địa chỉ: Tp. Hồ Chí Minh Đối tượng: Sinh viên và các bạn có nhu cầu về thiết kế số PhươngEmail liên hệ: hoangquang.dientu@gmail.comNhận thực hiện hoặc hướng dẫn thiết kế sử dụng ngôn ngữ Verilog HDL trên FPGA – KIT DE1 –DE2. Chi tiết xin liên hệ email. Địa chỉ: Tp. Hồ Chí MinhĐối tượng: Sinh viên và các bạn có nhu cầu về thiết kế sốPhương thức liên hệ:Bước 1: Qua email hoangquang.dientu@gmail.com để thỏa thuận về cách thức làm việc, báo giá, ..Bước 2: Gặp mặt trao đổi và liên hệ qua điện thoại trong suốt thời gian thực hiện (Chú ý: Các bạn cần liênhệ qua email trước để bên mình còn đánh giá và và xem xét xem có thể thực hiện được ko và thực hiệnnhư thế nào.Khả năng: - Cung cấp tài liệu và hướng dẫn, bán tài liệu - Cung cấp sơ đồ thiết kế - Cung cấp code - Cung cấp kết quả mô phỏng - Dạy cách thực hiện thiết kế (dạy thiết kế, dạy Verilog, hướng dẫn thực hiện 1 thiết kế cụ thể, ...) ĐOẠN CODE FIFO 16 TẦNG – MỖI TẦNG 8-BITChức năng: 1. Ghi vào FIFO theo xung clock clk1, tín hiệu ghi là wr tích cực trong 1 chu kỳ xung clock clk1 2. Đọc FIFO theo xung clock clk2, tín hiệu đọc là rd tích cực trong 1 chu kỳ xung clock clk2 3. Tín hiệu fifo_full tích cực khi FIFO đầy. Khi FIFO đầy thì không thể ghi thêm. 4. Tín hiệu fifo_empty tích cực khi FIFO rỗng. Khi FIFO rỗng thì không thể đọc tiếp giá trị mới.module fifo_example ( data_out, fifo_empty, fifo_full, clk1, clk2, rst_n, wr, rd, data_in );//inputsinput clk1, clk2;input rst_n;input wr;input rd;input [7:0] data_in;//outputsoutput wire [7:0] data_out;output wire fifo_empty;output wire fifo_full;//internal signalsreg [4:0] wptr;reg [4:0] rptr;reg [7:0] fifo_stage [15:0];wire fbit_comp;wire pointer_equal;wire fifo_re;wire fifo_we;assign fifo_we = wr & (~fifo_full);always @ (posedge clk1) begin if (~rst_n) wptr else if (fifo_re) rptr