Phân tích tư tưởng của nhân dân qua đoạn thơ: Những người vợ nhớ chồng… Những cuộc đời đã hóa sông núi ta trong Đất nước của Nguyễn Khoa Điềm
3397
1
0
9 trang
Ngôn ngữ lập trình duy nhất mà máy tính có thể thực thi trực tiếp là ngôn ngữ máy (còn gọi là "mã máy"). Thời kỳ đầu, tất cả các lập trình viên viết chương trình toàn bằng mã máy, nhưng hầu như không ai làm việc này nữa. Thay vào đó, các lập trình viên viết mã nguồn, và một máy tính (chạy một trình biên dịch, một trình thông dịch hoặc đôi khi assembler) dịch nó qua một hoặc vài bước để bổ sung đầy đủ các chi tiết, trước khi bản mã máy cuối cùng được thực...
Nội dung trích xuất từ tài liệu:
Giáo trình lập trình Verilog Tiếng Việt 7
Toùm taét baøi giaûng TK Heä Thoáng Soá Phaàn Verilog
always @(w0 or w1 or s)
begin
case (s)
2'b00: y=w0;
2'b01: y=w1;
2'b10: y=w2;
default: y = w3;
endcase
end
endmodule
b. Moâ phoûng
6. Ví duï 6:
a. Chöông trình ñoåi BCD sang baûy ñoaïn
Module mp_led(bcd,led);
input [3:0] bcd;
output [7:0] led;
wire [3:0] bcd;
GV: Nguyeãn Troïng Haûi Trang 36
Toùm taét baøi giaûng TK Heä Thoáng Soá Phaàn Verilog
reg [7:0] led;
always @(bcd)
begin
case(bcd)
4'b0000: led = 8'b00000011;
4'b0001: led = 8'b10011111;
4'b0010: led = 8'b00100101;
4'b0011: led = 8'b00001101;
4'b0100: led = 8'b10011001;
4'b0101: led = 8'b01001001;
4'b0110: led = 8'b01000001;
4'b0111: led = 8'b00011111;
4'b1000: led = 8'b00000001;
4'b1001: led = 8'b00001001;
default: led = 8'b00000000;
endcase
end
endmodule
b. Moâ phoûng
GV: Nguyeãn Troïng Haûi Trang 37
Toùm taét baøi giaûng TK Heä Thoáng Soá Phaàn Verilog
7. Ví duï 7:
a. Chöông trình giaûm töø 9 xuoáng 0, hieån thò ra led 7 ñoaïn
module bcd (clock, rst, s1, led, digit1);
input clock, s1, rst;
output [7:0] led;
output digit1;
reg [7:0] led;
reg [3:0] bcd;
wire digit1;
assign digit1 = 1'b1;
always @(posedge clock )
begin
if (rst == 1'b1) bcd Toùm taét baøi giaûng TK Heä Thoáng Soá Phaàn Verilog
b. Moâ phoûng
8. Ví duï 8:
a. Chöông trình taêng töø 0 ñeán 9, hieån thò ra led 7 ñoaïn
module bcdtang (clock, rst, s1, led, digit1);
input clock, s1, rst;
output [7:0] led;
output digit1;
reg [7:0] led;
reg [3:0] bcd;
wire digit1;
assign digit1 = 1'b1;
always @(posedge clock )
begin
if (rst == 1'b1) bcd Toùm taét baøi giaûng TK Heä Thoáng Soá Phaàn Verilog
always @(posedge clock)
begin
case(bcd)
4'b0000: led = 8'b11111100;
4'b0001: led = 8'b01100000;
4'b0010: led = 8'b11011010;
4'b0011: led = 8'b11110010;
4'b0100: led = 8'b01100110;
4'b0101: led = 8'b10110110;
4'b0110: led = 8'b10111110;
4'b0111: led = 8'b11100000;
4'b1000: led = 8'b11111110;
4'b1001: led = 8'b11100110;
default: led = 8'b11111111;
endcase
end
endmodule
b. Moâ phoûng
GV: Nguyeãn Troïng Haûi Trang 40
Toùm taét baøi giaûng TK Heä Thoáng Soá Phaàn Verilog
TAØI LIEÄU THAM KHAÛO
1. “Verilog Digital System Design”
Zainalabedin Navadi
Northeastern University
University of Tehran
2. “Introduction of Verilog”
Peter M. Nyasulu
3. “Cadence Verilog – XL Reference Manual”
4. “Synopsys HDL Compiler for Verilog Reference Manual”
5. Diglab 10K10 Mannual
GV: Nguyeãn Troïng Haûi Trang 41
