Thiết kế mạch số dùng HDL-Thiết kế luận lý với Verilog
Thông tin tài liệu:
Nội dung trích xuất từ tài liệu:
Thiết kế mạch số dùng HDL-Thiết kế luận lý với Verilog dce 2008 Thiết kế mạch số với HDL Chương 4: Thiết kế luận lý với Verilog Nội dung chính Computer Engineering 2008 • Giới thiệu về HDLs và verilog • Mô hình cấu trúc cho mạch luận lý tổ hợp • Mô phỏng luận lý, kiểm chứng thiết kế và phương pháp luận kiểm tra • Thời gian trễ truyền lan • Mô hình bảng sự thật cho mạch luận lý tổ hợp và tuần tự với Verilog Advanced Digital Design with the Verilog HDL – 2 chapter 4 Nội dung chính Computer Engineering 2008 • Giới thiệu về HDLs và verilog • Mô hình cấu trúc cho mạch luận lý tổ hợp • Mô phỏng luận lý, kiểm chứng thiết kế và phương pháp luận kiểm tra • Thời gian trễ truyền lan • Mô hình bảng sự thật cho mạch luận lý tổ hợp và tuần tự với Verilog Advanced Digital Design with the Verilog HDL – 3 chapter 4 Giới thiệu HDLs Computer Engineering 2008 • HDLs (Hardware Description Languages) Không là một ngôn ngữ lập trình Tựa C Thêm những chức năng mô hình hóa, mô phỏng chức năng Verilog vs. VHDL • Các bước thiết kế bằng HDL Mô tả mạch từ khóa Biên dịch để kiểm tra cú pháp (syntax) Mô phỏng để kiểm tra chức năng của mạch Advanced Digital Design with the Verilog HDL – 4 chapter 4 Phương pháp luận thiết kế HDL Computer Engineering 2008 Cấu trúc/hành vi của mạch Đặc tả bằng HDL Mô phỏng Tổng hợp Kiểm tra: thiết kế đã đúng yêu cầu chưa? Ánh xạ đặc tả thành các hiện thực Chức năng: Hành vi I/O Mức thanh ghil (Kiến trúcl) Mức luận lý (Cổng) Mức transistor (Điển tử) Timing: Waveform Behavior Advanced Digital Design with the Verilog HDL – 5 chapter 4 Mô hình cấu trúc và mô hình hành vi trong Computer Engineering 2008 HDLs • Cấu trúc (Structural) chỉ ra cấu trúc phần cứng thật sự của mạch Mức trừu tượng thấp • Các cổng cơ bản (ví dụ and, or, not) • Cấu trúc phân cấp thông qua các module Tương tự lập trình hợp ngữ • Hành vi (Behavioral) chỉ ra hoạt động của mạch trên các bits Mức trừu tượng cao hơn • Biểu diễn bằng các biểu thức (ví dụ out = (a & b) | c) • Không phải tất cả các đặc tả hành vi đều tổng hợp được Không sử dụng: + - * / % > >= < > Những nguy hiểm trong thiết kế Verilog Computer Engineering 2008 • Chương trình tuần tự, bộ tổng hợp có thể sẽ phải thêm nhiều chi tiết phần cứng Cần một bộ priority encoder • Nếu chương trình song song, có thể có những trạng thái không xác định Nhiều khối “always”, khối nào thực thi trước? • Tạo ra nhiều trạng thái không dự dịnh trước if (x == 1) out = 0; if (y == 1) out = 1; // else out retains previous state? R-S latch! • Không tính trước được số phần tử phần cứng x = x + 1 có thể cần RẤT NHIỀU phần tử phần cứng Advanced Digital Design with the Verilog HDL – 7 chapter 4 Lịch sử phát triển HDLs Computer Engineering 2008 • ISP (circa 1977) – dự án nghiên cứu CMU (Carnegie Mellon University) Mô phỏng nhưng không tổng hợp • Abel (circa 1983) – được phát triển bởi Data-I/O Mục tiêu dùng cho các thiết bị luận lý khả lập trình Không tốt cho máy trạng thái • Verilog (circa 1985) – phát triển bởi Gateway (now Cadence) ...
Tìm kiếm theo từ khóa liên quan:
thiết kế mạch phần mềm thiết kế mạch tổ hợp mạch tuần tự lập trình Verilog mô hình cấu trúcTài liệu cùng danh mục:
-
Tóm tắt về giảm bậc cho các mô hình: một giải pháp mang tính bình phẩm.
14 trang 463 0 0 -
33 trang 460 0 0
-
Đề cương chi tiết học phần Trí tuệ nhân tạo
12 trang 414 0 0 -
Kỹ thuật phân lớp để giải mã hiệu quả mã LDPC trong hệ thống thông tin di động 5G
13 trang 297 0 0 -
Đề cương chi tiết học phần Vi xử lý
12 trang 278 0 0 -
6 trang 238 0 0
-
Thiết kế mạch khuếch đại tạp âm thấp băng Ku ứng dụng cho hệ thống thu vệ tinh Vinasat
3 trang 222 0 0 -
Nghiên cứu giả lập thủ tục RACH trong mạng 5G
6 trang 211 0 0 -
Thiết kế mạch khuếch đại công suất băng S ứng dụng cho hệ thống thông tin di động 5G
3 trang 209 0 0 -
Thiết kế bộ lọc thông dải hốc cộng hưởng đồng trục cho băng C
8 trang 184 0 0
Tài liệu mới:
-
Khảo sát tình trạng dinh dưỡng trước mổ ở người bệnh ung thư đại trực tràng
9 trang 20 0 0 -
94 trang 18 0 0
-
Tham vấn Thanh thiếu niên - ĐH Mở Bán công TP Hồ Chí Minh
276 trang 19 0 0 -
Kết hợp luân phiên sóng T và biến thiên nhịp tim trong tiên lượng bệnh nhân suy tim
10 trang 18 0 0 -
Đề thi giữa học kì 1 môn Ngữ văn lớp 9 năm 2024-2025 có đáp án - Trường THCS Nguyễn Trãi, Thanh Khê
14 trang 20 0 0 -
Đánh giá hiệu quả giải pháp phát triển thể chất cho sinh viên Trường Đại học Kiến trúc Hà Nội
8 trang 18 0 0 -
Tỉ lệ và các yếu tố liên quan đoạn chi dưới ở bệnh nhân đái tháo đường có loét chân
11 trang 19 0 0 -
39 trang 18 0 0
-
Đề thi học kì 1 môn Tiếng Anh lớp 6 năm 2024-2025 có đáp án - Trường TH&THCS Quang Trung, Hội An
6 trang 18 1 0 -
Tôm ram lá chanh vừa nhanh vừa dễRất dễ làm, nhanh gọn mà lại ngon. Nhà mình
7 trang 18 0 0