Tóm tắt bài giảng VHDL - Very High speed integrated circuit Description Language

Package là một vùng lưu trữ các dữ liệu để dùng chung cho các entity. Mô tả dữ liệu bên trong một package cho phép được tham khảo bởi một entity khác, vì vậy dữ liệu có thể được dùng chung. Một package bao gồm 2 phần: phần mô tả định nghĩa giao diện cho package, phần thân ấn định các hoạt động cụ thể của package.
Nội dung trích xuất từ tài liệu:
Tóm tắt bài giảng VHDL - Very High speed integrated circuit Description Language BOÄ GIAÙO DUÏC & ÑAØO TAÏO TRÖÔØNG ÑAÏI HOÏC KYÕ THUAÄT COÂNG NGHEÄ THAØNH PHOÁ HOÀ CHÍ MINH Ths. NGUYEÃN TROÏNG HAÛI TOÙM TAÉ BAØI GIAÛN VHDLVery High speed integrated circuit Description Language LÖU HAØNH NOÄI BOÄ 07/2005Bài giảng Thiết Kế Hệ Thống Số Phần VHDL VHDL Very High speed integrated circuit Description LanguageI. CẤU TRÚC CỦA MỘT THIẾT KẾ DÙNG NGÔN NGỮ VHDL. --------------------------------- -- Ghi chú --------------------------------- PACKAGE (Tùy chọn) library (Thư viện) use (Bắt buộc) ENTITY (Bắt buộc) ARCHITECTURE (Tùy chọn) CONFIGURATIONS1. PACKAGE (KHỐI). Package là một vùng lưu trữ các dữ liệu để dùng chung cho các entity. Mô tả dữ liệu bên trong một package cho phép được tham khảo bởi một entity khác, vì vậy dữ liệu có thể được dùng chung. Một package bao gồm 2 phần: phần mô tả định nghĩa giao diện cho package, phần thân ấn định các hoạt động cụ thể của package. Cú pháp khai báo khối được xác định là: PACKAGE example_arithmetic IS -- các khai báo khối có thể chứa các khai báo sau: - Subprogram declaration. - Type, subtype declaration. - Constant, deferred constant declaration. - Signal declaration creates a global signal. - File declaration. - Alias declaration. - Attribute declaration, a user-define attribute. - Attribute specification. - Use clause. END example_arithmetic; Tất cả các đối tượng khai báo trong package có thể được truy xuất bởi bất kỳ một thiết kế nào đó bằng cách sử dụng mệnh đề use và khai báo library. library my_lib; use my_lib.example_arithmetic.all; Một số thư viện chuẩnGV: Nguyễn Trọng Hải Trang 1Bài giảng Thiết Kế Hệ Thống Số Phần VHDL library ieee; use ieee.std_logic_1164.all; std_logic_1164: là thư viện logic chuẩn của IEEE (đoạn 1164), mục đích cung cấp các chuẩn cơ bản để có thể mô tả các kiểu dữ liệu kết nối trong VHDL. std_logic_arith: là thư viện chứa tập các phép toán và hàm Kiểu std_logic có thể có các giá trị U Uninitialized X Unknown 0 Zero 1 One Z Tristate (Must be upper case!) W Weak unknown L Weak Zero H Weak One - Dont care Ngoài ra có thể tự tạo riêng các thư viện trong thiết kế.2. ENTITY Khai báo entity chỉ dùng để mô tả ngõ vào và ngõ ra của một thiết kế. Mức cao nhất của bất kỳ một thiết kế VHDL là một khai báo entity đơn, khi thiết kế trong VHDL, tên của file lưu trữ phải trùng với tên theo sau của từ khóa entity. Ví dụ, mô tả bộ cộng bán phần sau X1 A SUM A1 CARRY B library ieee; use ieee.std_logic_1164.all; ENTITY HALF_ADDER IS PORT( A,B : IN BIT; SUM,CARRY : OUT BIT); END HALF_ADDER;GV: Nguyễn Trọng Hải Trang 2Bài giảng Thiết Kế Hệ Thống Số Phần VHDL Trong khai báo ENTITY, có 4 kiểu tín hiệu khác nhau: • IN: mô tả các ngõ vào entity. Kiểu IN thì được sử dụng cho các ngõ vào clock, các ngõ vào điều khiển,… • OUT: mô tả dòng dữ liệu đi ra khỏi entity, entity sẽ không thể đọc các tín hiệu này, kiểu OUT chỉ được sử dụng khi tín hiệu không được sử dụng bởi bất kỳ kiểu nào trong entity. • BUFFER: Kiểu tín hiệu này mô tả dòng dữ liệu đi ra khỏi entity, nhưng entity có thể đọc những tín hiệu này (mục đích đọc lại tín hiệu ngõ ra ở bên trong của cấu trúc). Tuy nhiên , tín hiệu sẽ không thể điều khiển từ ngõ ra của entity, vì vậy nó không thể được sử dụng cho các dữ liệu ngõ vào. • INOUT: Kiểu tín hiệu này cho phép tín hiệu có thể có cả hai kiểu: vào và ra, khi khai báo tín hiệu theo kiểu INOUT thì tín hiệu có thể đượ ...